JP5462453B2 - 半導体装置 - Google Patents

Description

本発明は、一般に半導体装置に関し、詳しくはデータ内容の機密を保護するメモリを内蔵した半導体装置に関する。

テレビ及びＳＴＢ（セットトップボックス）等の高品質動画データ及び音声データを処理する装置においては、不正コピーやデータ改竄等を防止するために、一般にデータを暗号化して通信する。この暗号化／復号化のために、装置固有のＩＤや通信用キーを書換え可能な不揮発性メモリに搭載する場合がある。

このような不揮発性メモリに保存されるデータは、不正な方法での暗号解除を防止するために、本来の目的以外の用途のためには容易に読み出せない仕組みとなっている。このようにデータ内容の機密を保護する仕組みがあるメモリは、セキュアメモリと呼ばれている。

セキュアメモリをＳｏＣ（システム・オン・チップ）上に実装した構成等においては、格納データの読出しを禁止して機密性を確保したいという要求と、格納データを読出して書込みが正常に行なわれたことを確認したいという要求とが、互いに相反した要求となってしまう。高いセキュアレベルを維持しながらも格納データが正常であることを確認する手段としては、データそのものを直接読み出すのではなく、ＣＲＣ（巡回冗長検査）方式、パリティ方式、チェックサム方式等を用いて、間接的に誤りが無いことを確認する手段がある。しかしこの手段ではデータ不良の状態によっては誤りを検出できないことがあり得る。また誤り検出だけでなく、誤り訂正も行なおうとすると、回路が複雑化したり、処理速度が低下したりするという問題が生じる。また訂正能力がそれ程高くないという問題もある。

セキュアメモリをＳｏＣ上に実装する場合等には、チップ出荷テスト時のデータ書込み、データ確認、及びエラー対策を確実且つ簡単に行なうことが好ましい。従って、上記説明したようなエラー検出・訂正方式は、ＳｏＣ上のセキュアメモリに対するデータ確認手法としては好ましくない。
特開平１０−３１４４５１号公報 特開平０４−１６８７００号公報 特開平０１−１１８９３３号公報 特開平０１−２７９３４４号公報

以上を鑑みて本発明は、メモリの格納データの読出しを禁止するという要求と格納データの内容を確認するという要求とを同時に満たすことが可能な半導体装置を提供することを目的とする。

半導体記憶装置は、書込み動作有効状態において書込みデータが書き込まれる不揮発性メモリと、該書込み動作有効状態を示す有効状態指示信号に応答して該書込みデータを比較対象データとして利用可能にし、該不揮発性メモリからの読出しデータと、該利用可能にされた比較対象データとの比較結果を出力するチェック回路と、該チェック回路の出力である該比較結果を外部に出力する経路とを含み、該チェック回路は、該有効状態指示信号に応答して該書込みデータが該比較対象データとして書き込まれる第２のメモリと、該不揮発性メモリからの読出しデータと該第２のメモリからの読出しデータとの比較結果を出力する比較回路とを含み、該有効状態指示信号により該第２のメモリの書き込み動作を制御することにより、該不揮発性メモリに該書込みデータが書き込まれる場合にのみ、該第２のメモリに該書込みデータが書き込まれ、該不揮発性メモリの該読出しデータを外部に出力する経路が存在しないことを特徴とする。

本発明の少なくとも１つの実施例によれば、チェック回路は、書込みデータが有効状態指示信号により比較対象データとして有効化されたときにのみ、不揮発性メモリの格納データと有効化された比較対象データとの比較結果を出力することができる。半導体装置には不揮発性メモリの読出しデータを外部に出力する経路がなく、また不揮発性メモリに書き込む動作により有効化されたデータに対してのみ比較結果を外部に出力することができる。従って、不揮発性メモリの格納データの機密を保護しながらも、不揮発性メモリにデータが正しく書き込まれているか否かを外部から確認することができる。

以下に本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明の実施例である半導体装置の概略構成を示す図である。図１に示す半導体装置１０はＳｏＣ等の単一の半導体チップであり、書込み制御回路１１、不揮発性メモリ１２、チェック回路１３、比較結果出力経路１４、及び回路ブロック１５を含む。半導体装置１０は、外部の書込み／読出し試験装置１８に接続される。この書込み／読出し試験装置１８により半導体装置１０を操作することにより、半導体装置１０の試験を行なう。具体的には、半導体装置１０内部の不揮発性メモリ１２にデータを書き込むとともにデータが正しく書き込まれているか否かをチェックする。

半導体装置１０において、不揮発性メモリ１２はその格納データ内容の機密を保護するよう構成されたセキュアメモリである。即ち、半導体装置１０には、不揮発性メモリ１２から読出しデータを外部に出力する経路が存在しない。不揮発性メモリ１２から読み出されるデータの経路としては、半導体装置１０の本来の意図する動作のためにそのデータを使用する回路ブロック１５への経路と、不揮発性メモリ１２の格納データの誤りの有無をチェックするためのチェック回路１３への経路のみが設けられる。回路ブロック１５は、単一の半導体チップである半導体装置１０の内部に設けられており、不揮発性メモリ１２から回路ブロック１５への経路においてデータの機密は保護される。例えば、半導体装置１０は画像・音声データの復号器であり、不揮発性メモリ１２に格納された復号化キー（解読キー）に基づいて、回路ブロック１５によりデータの復号化処理を実行する。なお回路ブロック１５が半導体装置１０の外部に設けられる場合であっても、不揮発性メモリ１２から回路ブロック１５の経路に暗号化回路及び復号化回路を設ければよい。この構成では、不揮発性メモリ１２からの読出しデータを直接に外部に供給せずに、暗号化して外部に出力することになる。

有効状態指示信号ＰＲＣは、不揮発性メモリ１２の書込み動作有効状態を示す信号であり、チェック回路１３に供給される。この有効状態指示信号ＰＲＣは、不揮発性メモリ１２の書込み動作を有効状態に設定するよう機能する信号であっても、或いは不揮発性メモリ１２の書込み動作が有効状態にあることを示すよう機能する信号であってもよい。有効状態指示信号ＰＲＣは、外部から不揮発性メモリ１２に供給される信号であっても、不揮発性メモリ１２が生成する信号であってもよい。

書込み制御回路１１は、書込みデータＤＡＴＡを出力する。書込み制御回路１１が出力する書込みデータＤＡＴＡは、不揮発性メモリ１２及びチェック回路１３に供給される。不揮発性メモリ１２には、書込み動作有効状態において書込みデータＤＡＴＡが書き込まれる。チェック回路１３は、有効状態指示信号ＰＲＣに応答して書込みデータＤＡＴＡを比較対象データとして有効化し、不揮発性メモリ１２からの読出しデータと有効化された比較対象データとの比較結果を出力する。チェック回路１３の出力である比較結果は、比較結果出力経路１４を介して半導体装置１０の外部に出力され、書込み／読出し試験装置１８に供給される。このチェック回路１３の比較結果は、各ビットに対して一致／不一致を示すデータであってよい。

チェック回路１３は、例えば揮発性メモリ１６と比較回路１７とを含んでよい。揮発性メモリ１６には、有効状態指示信号ＰＲＣに応答して書込みデータＤＡＴＡが比較対象データとして書き込まれる。比較回路１７は、不揮発性メモリ１２からの読出しデータと揮発性メモリ１６からの読出しデータとの比較結果を出力する。有効状態指示信号ＰＲＣに応答して書込みデータＤＡＴＡを比較対象データとして揮発性メモリ１６に書き込む動作が、書込みデータＤＡＴＡを比較対象データとして有効化する動作、即ち比較対象データとして利用可能にする動作に相当する。

この構成では、有効状態指示信号ＰＲＣにより揮発性メモリ１６の書込み動作を制御しているので、不揮発性メモリ１２にデータを書き込むことなく、揮発性メモリ１６にデータを書き込むことはできない。即ち、揮発性メモリ１６にデータを書き込んだ場合には、そのデータと同じデータが常に不揮発性メモリ１２に書き込まれることになる。仮に揮発性メモリ１６にのみデータを書き込むという動作が可能であるとすると、例えば揮発性メモリ１６に全ビット“１”のデータを書き込むことにより、比較回路１７による比較結果から不揮発性メモリ１２の格納データを容易に知ることができてしまう。これを防ぐために図１の半導体装置１０は、揮発性メモリ１６にのみデータを書き込むという動作が不可能なように構成されている。

また或いは、後述するように、チェック回路１３にメモリが設けられていない構成も可能である。例えば、有効状態指示信号ＰＲＣによりデータの伝搬／遮断が制御される経路を設け、有効状態指示信号ＰＲＣのアサート状態（有効を示す状態）に応答して書込みデータＤＡＴＡが比較回路に供給される構成としてもよい。有効状態指示信号ＰＲＣに応答して書込みデータＤＡＴＡを比較回路に供給する動作が、書込みデータＤＡＴＡを比較対象データとして有効化する動作、即ち比較対象データとして利用可能にする動作に対応する。不揮発性メモリ１２がデータ書込みと同時に直ちにデータ読出しが可能なメモリである場合には、不揮発性メモリ１２から読み出されたデータと、有効状態指示信号ＰＲＣに応答して供給された書込みデータＤＡＴＡとを比較して、比較結果を出力すればよい。

このようにしてチェック回路１３は、不揮発性メモリ１２への書込みデータが有効状態指示信号ＰＲＣにより比較対象データとして有効化されたときにのみ、不揮発性メモリ１２の格納データと有効化された比較対象データとの比較結果を出力することができる。半導体装置１０には不揮発性メモリ１２の読出しデータを外部に出力する経路がなく、また不揮発性メモリ１２に書き込む動作により有効化されたデータに対してのみ比較結果を外部に出力することができる。従って、不揮発性メモリ１２の格納データの機密を保護しながらも、不揮発性メモリ１２にデータが正しく書き込まれているか否かを外部から確認することができる。また比較結果を各ビット毎の一致／不一致を示すデータとすることにより、不良ビットの位置を検出し、必要に応じて冗長処理を行なうことができる。

また半導体装置１０において、比較結果出力経路１４は、揮発性メモリ１６からの読出しデータを外部に出力する経路としても機能してよい。即ち、揮発性メモリ１６からの読出しデータを、比較結果出力経路１４を介してそのまま外部に出力可能なように構成してよい。この場合、揮発性メモリ１６の比較対象データが書込みデータに等しいこと、即ち、揮発性メモリ１６へのデータ書込みが正常に行なわれたことを容易に確認することができる。なお揮発性メモリ１６は電源がオフされれば、その記憶内容が消去される。従って、不揮発性メモリ１２に必要なデータを書き込んでチェック回路１３によりその書込みデータが正しいことを確認した後、半導体装置１０の電源をオフにすればよい。これにより揮発性メモリ１６のデータが消去されるので、揮発性メモリ１６のデータを外部に読出し可能な経路が設けられていても、不揮発性メモリ１２の機密は保護することができる。

また半導体装置１０において、揮発性メモリ１６の代りに、有効状態指示信号ＰＲＣに応答して書込みデータＤＡＴＡが比較対象データとして書き込まれる不揮発性であるチェック用メモリを設けてもよい。この場合、このチェック用メモリからの読出しデータを外部に出力可能な構成となっているのであれば、不揮発性メモリ１２の書込みデータが正しいことを確認した後に、自動的にチェック用メモリの内容を消去するように構成すればよい。またチェック用メモリからの読出しデータを外部に出力不可能な構成の場合であれば、チェック用メモリにデータが残っていても問題はない。

図２は、本発明の実施例である半導体装置の具体的構成の一例を示す図である。図２において、図１に示す半導体装置１０の回路ブロック１５に相当する部分は省略されている。図２に示す半導体装置は、書込み制御信号生成回路２０、読出し制御信号生成回路２１、ＰＲＯＧ電圧レベル監視回路２２、ＡＮＤ回路２３、不揮発性のセキュアメモリ２４、揮発性の一次保存メモリ２５、フリップフロップである読出しデータ保持バッファ２６、フリップフロップである読出しデータ保持バッファ２７、データ比較回路２８、及び比較結果出力経路２９を含む。

書込み制御信号生成回路２０、ＰＲＯＧ電圧レベル監視回路２２、及びＡＮＤ回路２３が、図１の書込み制御回路１１に相当する。またセキュアメモリ２４が図１の不揮発性メモリ１２に相当する。また一次保存メモリ２５、読出しデータ保持バッファ２６、読出しデータ保持バッファ２７、及びデータ比較回路２８が図１のチェック回路１３に相当する。より具体的には、一次保存メモリ２５が揮発性メモリ１６に相当し、データ比較回路２８が比較回路１７に相当する。

書込み制御信号生成回路２０は、書込み／読出し試験装置１８から書込み指示、書込みデータ、及び書込みアドレスを受け取ると、書込みイネーブル信号ＷＥをアサートするとともに、書込みデータＷＤＡＴＡ及び書込みアドレスＷＡＤＲＳを出力する。また書込み制御信号生成回路２０は、書込み同期信号として書込みクロック信号ＷＣＬＫを出力する。書込み制御信号生成回路２０が出力する書込みイネーブル信号ＷＥ、書込みデータＷＤＡＴＡ、書込みアドレスＷＡＤＲＳ、及び書込みクロック信号ＷＣＬＫはそれぞれ、不揮発性のセキュアメモリ２４に書込みイネーブル信号ＷＥ、入力データＤ−ＩＮ、書込みアドレスＷＡＤＲＳ、及び書込みクロック信号ＷＣＬＫとして供給される。また書込み制御信号生成回路２０が出力する書込みデータＷＤＡＴＡ、書込みアドレスＷＡＤＲＳ、及び書込みクロック信号ＷＣＬＫはそれぞれ、一次保存メモリ２５に入力データＤ−ＩＮ、書込みアドレスＷＡＤＲＳ、及び書込みクロック信号ＷＣＬＫとして供給される。

書込み制御信号生成回路２０が出力する書込みイネーブル信号ＷＥは、ＡＮＤ回路２３の一方の入力端子に入力される。ＡＮＤ回路２３の他方の入力端子には、ＰＲＯＧ電圧レベル監視回路２２の出力が入力される。ＰＲＯＧ電圧レベル監視回路２２の入力には、書込み／読出し試験装置１８から供給されるセキュアメモリ２４の書込み動作（プログラム動作）を有効化する有効状態指示信号ＰＲＯＧが供給される。この有効状態指示信号ＰＲＯＧは図１の有効状態指示信号ＰＲＣに相当する。有効状態指示信号ＰＲＯＧはセキュアメモリ２４にも供給されており、有効状態指示信号ＰＲＯＧが書込み電圧（プログラム電圧）に設定されたときのみ、セキュアメモリ２４は書込み動作（プログラム動作）を実行することができる。ＰＲＯＧ電圧レベル監視回路２２は有効状態指示信号ＰＲＯＧの電圧を監視しており、有効状態指示信号ＰＲＯＧの電圧が書込み電圧になると、その出力をアサート状態（この例ではＨＩＧＨ）にする。

ＡＮＤ回路２３は、ＰＲＯＧ電圧レベル監視回路２２の出力がＨＩＧＨになり且つ書込み制御信号生成回路２０からの書込みイネーブル信号ＷＥがアサート状態（この例ではＨＩＧＨ）になると、その出力をＨＩＧＨにする。即ち、一次保存メモリ２５の書込みイネーブル信号ＷＥがアサート状態となる。

従って一次保存メモリ２５は、セキュアメモリ２４に供給される書込みイネーブル信号ＷＥがアサート状態であり且つ有効状態指示信号ＰＲＯＧがプログラム電圧に設定された場合に、書込みデータを記憶することになる。即ち、一次保存メモリ２５は、セキュアメモリ２４の書込み動作が有効であることを示す有効状態指示信号ＰＲＯＧと書込みイネーブル信号ＷＥのアサート状態とに応答して、書込みデータを比較対象データとして有効化することになる。このように有効状態指示信号ＰＲＯＧに加え更に書込みイネーブル信号ＷＥを一次保存メモリ２５の書込み制御に用いることにより、セキュアメモリ２４への書込み動作が実際に実行される場合にのみ一次保存メモリ２５への書込み動作が実行されるという動作制限を確実に課すことができる。

なお、セキュアメモリ２４が、書込みイネーブル信号ＷＥを必要とせずに有効状態指示信号ＰＲＯＧの書込み電圧を印加するだけで書込みデータＷＤＡＴＡが書き込まれるような構成であれば、書込みイネーブル信号ＷＥを一次保存メモリ２５の書込み制御に用いる必要はない。また図２に示すように、書込みイネーブル信号ＷＥのアサート状態と有効状態指示信号ＰＲＯＧの有効指示状態との両方が発生することによりセキュアメモリ２４の書込み動作が有効となる構成であれば、両方の状態が発生したことを示す信号が図１の有効状態指示信号ＰＲＣに相当すると考えることもできる。即ち、ＰＲＯＧ＆ＷＥの論理に相当する単一の信号の状態或いは複数の信号の組み合わせの状態が、有効状態指示信号ＰＲＣであると考えることもできる。

図３は、図２に示す半導体装置における書込み動作を示す動作波形図である。図３に示すように、書込みクロック信号ＷＣＬＫに同期して、書込み制御信号生成回路２０が書込みイネーブル信号ＷＥをアサートするとともに、書込みアドレスＷＡＲＤＳ及び書込みデータＷＤＡＴＡを供給する。書込み動作を実行する間、書込み／読出し試験装置１８から供給される有効状態指示信号ＰＲＯＧ（プログラム電圧）は、所定の書込み電圧に設定されている。図３最下部にある矢印が示すタイミングで、セキュアメモリ２４及び一次保存メモリ２５にデータが書き込まれる。なお不揮発性のセキュアメモリ２４と揮発性の一次保存メモリ２５とでは、一般に書込み動作に要する時間が異なる。その場合は必要に応じて、書込み制御信号生成回路２０が、セキュアメモリ２４及び一次保存メモリ２５をそれぞれ独立に制御してよい。

図２を再び参照し、読出し制御信号生成回路２１は、書込み／読出し試験装置１８から読出し指示及び読出しアドレスを受け取ると、読出しイネーブル信号ＲＥをアサートするとともに、読出しアドレスＲＡＤＲＳを出力する。また読出し制御信号生成回路２１は、読出し同期信号として読出しクロック信号ＲＣＬＫを出力する。読出し制御信号生成回路２１が出力する読出しイネーブル信号ＲＥ、読出しアドレスＲＡＤＲＳ、及び読出しクロック信号ＲＣＬＫは、セキュアメモリ２４及び一次保存メモリ２５のそれぞれに供給される。これに応答して、セキュアメモリ２４及び一次保存メモリ２５から格納データが読み出され、読出しデータ保持バッファ２６及び読出しデータ保持バッファ２７にそれぞれ格納される。読出しデータ保持バッファ２６及び読出しデータ保持バッファ２７に格納されたデータは、データ比較回路２８により互いに比較され、比較結果を示すデータが比較結果出力経路２９を介して書込み／読出し試験装置１８に供給される。

図４は、図２に示す半導体装置における読出し動作を示す動作波形図である。図３に示すように、読出しクロック信号ＲＣＬＫに同期して、読出し制御信号生成回路２１が読出しイネーブル信号ＲＥをアサートするとともに、読出しアドレスＲＡＲＤＳを供給する。このアサート状態のイネーブル信号ＲＥと読出しアドレスＲＡＲＤＳとに応答して、セキュアメモリ２４及び一次保存メモリ２５からデータが読み出される。読み出されたデータは、上述のようにしてデータ比較回路２８により互いに比較される。

以下に、揮発性メモリの記憶容量が不揮発性メモリの記憶容量よりも小さい場合の構成について説明する。上記の図３及び図４に示す書込み及び読出し動作では、セキュアメモリ２４のデータ容量と一次保存メモリ２５のデータ容量とが基本的に同一である場合を想定していた。即ち、任意の数の複数のアドレスに対して図３に示すようにデータを書き込んで、その後、データを書き込んだアドレスから図４に示すようにデータを読み出して、各読出し動作毎にデータ比較を行なっていた。そのような構成に対して、揮発性メモリの記憶容量を不揮発性メモリの記憶容量よりも小さくして、例えば１回の書込み動作で書き込まれるデータ量に等しい容量とすることで、大幅に揮発性メモリの回路規模及びコストを削減することができる。

図５は、揮発性メモリの記憶容量が不揮発性メモリの記憶容量よりも小さい場合の書込み動作、読出し動作、及びデータ比較動作の流れを示すフローチャートである。ステップＳ１で、セキュアメモリ及び一次保存メモリのあるアドレスに対してデータ書込みを実行する。ステップＳ２で、セキュアメモリ及び一次保存メモリの当該アドレスからデータを読み出す。ステップＳ３で、読み出したデータ同士を比較する。ステップＳ４で、比較結果を比較結果出力経路（テスタインターフェース）を介してテスタ（書込み／読出し試験装置）に供給する。ステップＳ５で、レジスタ等に格納されているアドレス値をカウントアップして、次のアドレスを示す値に更新する。その後、ステップＳ１に戻り以降のステップを繰り返すことにより、次のアドレスに対する書込み、読出し、及びデータ比較動作を実行する。以上の動作を、書込みデータがなくなるまで実行する。

このように、不揮発性メモリへのデータ書込み動作毎に、不揮発性メモリからの読出しデータと揮発性メモリからの読出しデータとの比較結果を出力する構成とする。このような構成とすることにより、揮発性メモリの記憶容量を不揮発性メモリの記憶容量よりも小さくすることができる。

図６は、本発明の実施例である半導体装置の具体的構成の別の一例を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。

図６に示す構成は、図２に示す構成と比較して、ＰＲＯＧ電圧レベル監視回路２２が削除され、セキュアメモリ２４の代りにセキュアメモリ２４Ａが設けられている点が異なる。その他の部分の構成及び動作は図２と図６とで同一である。セキュアメモリ２４Ａは、プログラム電圧ＰＲＯＧが適正な書込み電圧になっている場合に、有効状態指示信号ＰＲＣをＨＩＧＨにする。この有効状態指示信号ＰＲＣはＡＮＤ回路２３の一方の入力に供給される。ＡＮＤ回路２３のもう一方の入力には、書込み制御信号生成回路２０が出力する書込みイネーブル信号ＷＥが供給される。

従って一次保存メモリ２５は、セキュアメモリ２４Ａに供給される書込みイネーブル信号ＷＥがアサート状態であり且つセキュアメモリ２４Ａの適正なプログラム電圧状態を有効状態指示信号ＰＲＣが示す場合に、書込みデータを記憶することになる。即ち、一次保存メモリ２５は、セキュアメモリ２４Ａの書込み動作が有効であることを示す有効状態指示信号ＰＲＣと書込みイネーブル信号ＷＥのアサート状態とに応答して、書込みデータを比較対象データとして有効化することになる。このように有効状態指示信号ＰＲＣに加え更に書込みイネーブル信号ＷＥを一次保存メモリ２５の書込み制御に用いることにより、セキュアメモリ２４Ａへの書込み動作が実際に実行される場合にのみ一次保存メモリ２５への書込み動作が実行されるという動作制限を確実に課すことができる。

図７は、不揮発性メモリの冗長処理を行なう構成の一例を示す図である。図７において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。なお図示の簡便さの都合上、書込み制御信号生成回路２０からセキュアメモリ２４への信号接続は省略してある。

図７に示されるように、書込み制御信号生成回路２０が出力する書込みイネーブル信号ＷＥ、書込みデータＷＤＡＴＡ、書込みアドレスＷＡＤＲＳ、及び書込みクロック信号ＷＣＬＫは、救済用不揮発性メモリ３２に書込みイネーブル信号ＷＥ、入力データＤ−ＩＮ、書込みアドレスＷＡＤＲＳ、及び書込みクロック信号ＷＣＬＫとして供給される。また書込み制御信号生成回路２０が出力する書込みアドレスＷＡＤＲＳは、アドレス比較＆冗長処理回路３１に供給される。

図２を参照して説明したようにデータ比較回路２８から比較結果出力経路２９を介して比較結果が書込み／読出し試験装置１８に供給されると、書込み／読出し試験装置１８はこの比較結果に基づいてセキュアメモリ２４の欠陥アドレスを特定することができる。書込み／読出し試験装置１８は、この特定された欠陥アドレスを、アドレス比較＆冗長処理回路３１に不良アドレスとして登録する（アドレス比較＆冗長処理回路３１の内部レジスタに格納する）。このとき書込み／読出し試験装置１８は、不良アドレスを登録するとともに、セキュアメモリ２４のこの不良アドレスに書き込む筈であった書込みデータを、救済用不揮発性メモリ３２の適宜選択したアドレスに書き込む。このときの救済用不揮発性メモリ３２の書込みアドレスＷＡＤＲＳが、救済領域アドレスとしてアドレス比較＆冗長処理回路３１に供給される。アドレス比較＆冗長処理回路３１は、これら不良アドレスと救済領域アドレスとを関連づけて登録する（内部レジスタに格納する）。

データ読出し動作を実行する場合、読出し制御信号生成回路２１が、読出しイネーブル信号ＲＥ及び読出しクロック信号ＲＣＬＫをセキュアメモリ２４及び救済用不揮発性メモリ３２に供給する。また読出し制御信号生成回路２１は、読出しアドレスＲＡＤＲＳをアドレス比較＆冗長処理回路３１に供給する。アドレス比較＆冗長処理回路３１は、読出しアドレスＲＡＤＲＳを登録済みの不良アドレスと比較する。読出しアドレスＲＡＤＲＳと登録済みの不良アドレスとが一致しない場合、アドレス比較＆冗長処理回路３１は、読出しアドレスＲＡＤＲＳをセキュアメモリ２４に供給するとともに、データセレクタ３３にセキュアメモリ２４の読出しデータを選択させる。読出しアドレスＲＡＤＲＳと登録済みの不良アドレスとが一致する場合、アドレス比較＆冗長処理回路３１は、当該登録済み不良アドレスに対応する救済領域アドレスを救済用不揮発性メモリ３２に供給するとともに、データセレクタ３３に救済用不揮発性メモリ３２の読出しデータを選択させる。

このように、救済用不揮発性メモリ３２と、読出しアドレスと不良アドレスとを比較するアドレス比較回路（アドレス比較＆冗長処理回路３１）と、アドレス比較回路による比較結果に応じてセキュアメモリ２４からの読出しデータと救済用不揮発性メモリ３２からの読出しデータとの何れか一方を選択するデータセレクタ３３とを設けることで、冗長処理を実現することができる。なお上記構成は図２の構成に対する冗長処理として説明したが、図６の構成に対しても同様にして冗長処理を実現することができる。

図８は、図７に示す半導体装置の動作を示すフローチャートである。ステップＳ１において、セキュアメモリ２４にデータを書き込む。ステップＳ２において、セキュアメモリ２４及び一次保存メモリ２５のデータを読み出して、データ比較を行なう。ステップＳ３において、比較結果を書込み／読出し試験装置１８に供給し、比較結果が誤りを示す場合には不良アドレスを記録する。ステップＳ４において、セキュアメモリ２４の不良アドレスを置き換える救済用不揮発性メモリ３２の救済領域アドレスを決定する。ステップＳ５において、救済用不揮発性メモリ３２の救済領域アドレスにデータを書き込むとともに、救済領域アドレスと不良アドレスとを対応付けてアドレス比較＆冗長処理回路３１に登録する。

図９は、揮発性メモリのテスト機能について説明する図である。図９において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１に示す半導体装置１０では、揮発性メモリ１６の格納データを比較対象データとして用いることにより、不揮発性メモリ１２の格納データの誤りの有無を検出している。従って、揮発性メモリ１６の書込み動作及び読出し動作を誤りなく実行できることが、予め確認されていなければならない。揮発性メモリ１６の読出しデータを直接外部に供給する経路が設けられていれば、揮発性メモリ１６の動作を確認することは容易である。しかしＳｏＣ等では、その通常動作時にメモリの読出しデータを外部に直接供給する必要がないにも関わらず、テスト目的のためにそのメモリからの外部出力用の専用データ端子を設けることは好ましくない。従って、ＳｏＣ等では、通常、スキャンチェーンを用いたスキャンモードによるテスト動作が実行される。

図９において、揮発性メモリ１６は、複数のスキャンフリップフロップから構成されるスキャンチェーンを内蔵する。このスキャンチェーンを介して、書込み／読出し試験装置１８からのテスト用の入力データの書込み及び書込み／読出し試験装置１８への出力データの読出しが行なわれる。スキャンチェーンを用いたテスト動作の際には、揮発性メモリ１６に供給するスキャンモード信号をアサートすることにより、揮発性メモリ１６をスキャンテストモードに設定する。テスト動作時には、揮発性メモリ１６にスキャンチェーンを介して所望のテストデータを書き込むことができる。書き込んだデータを揮発性メモリ１６からスキャンチェーンを介して読出し、読み出したデータを期待値と比較することにより、揮発性メモリ１６が正常に動作しているか否かを判断することができる。

このように揮発性メモリ１６がスキャンモードに設定された場合、外部からスキャンチェーンを介して所望のデータを書き込むことができてしまう。もしこのデータを揮発性メモリ１６から読み出して、比較回路１７により不揮発性メモリ１２からの読出しデータと比較し、その比較結果を外部に出力可能であるとすると、不揮発性メモリ１２の機密性が損なわれてしまう。従って、揮発性メモリ１６にテストを実行するテスト機能（スキャンテスト機能）が設けられている場合には、例えばデータマスク機能回路４１を揮発性メモリ１６の出力と比較回路１７の入力との間に設ける必要がある。このデータマスク機能回路４１は例えばＮＯＲ回路等により構成され、スキャンモード信号がアサートされたときに揮発性メモリ１６からの読出しデータを遮断（マスク）することにより、読出しデータが比較回路１７に供給されないようにする。スキャンモード信号がアサートされないときには、データマスク機能回路４１はデータを遮断（マスク）することなく、揮発性メモリ１６からの読出しデータが比較回路１７に供給される。

上記構成では、スキャンモード時のデータ比較動作を禁止するために、データマスク機能を用いた。代替的に、スキャンモード時のデータ比較動作を禁止するために、例えば、スキャンモード信号のアサート状態に応答して比較回路１７を非活性化する等の構成としてもよい。このように、具体的な回路構成に関わらず、揮発性メモリ１６のテスト機能を有効にした場合（スキャンモード信号がアサート状態の場合）において、比較回路１７が比較結果を出力しないように構成されればよい。

図１０は、本発明の実施例である半導体装置の具体的構成の更に別の一例を示す図である。図１０において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０に示す構成は、図２に示す構成と比較して、セキュアメモリ２４の代りにセキュアメモリ２４Ｂが設けられ、ＡＮＤ回路２３及び一次保存メモリ２５が削除され、ＡＮＤ回路５１が設けられている点が異なる。ＡＮＤ回路５１は、書込み制御信号生成回路２０からの書込みデータＷＤＡＴＡの各ビットに対してＡＮＤ論理ゲートが設けられた構成であり、各ビット毎にＡＮＤ論理演算を実行する。

前述のように、図１の半導体装置において、チェック回路１３にメモリが設けられていない構成も可能である。有効状態指示信号によりデータの伝搬／遮断が制御される経路を設け、有効状態指示信号のアサート状態（有効を示す状態）に応答して書込みデータＤＡＴＡが比較回路に供給される構成としてよい。図１０において、ＡＮＤ回路５１はそのようなデータの伝搬／遮断が制御される経路に相当する。ＡＮＤ回路５１の一方の入力には、書込み制御信号生成回路２０からの書込みデータＷＤＡＴＡが供給される。ＡＮＤ回路５１の他方の入力には、ＰＲＯＧ電圧レベル監視回路２２の出力が入力される。ＰＲＯＧ電圧レベル監視回路２２の入力には、図２と同様に、書込み／読出し試験装置１８から供給されるセキュアメモリ２４の書込み動作（プログラム動作）を有効化する有効状態指示信号ＰＲＯＧが供給される。

ＡＮＤ回路５１は、ＰＲＯＧ電圧レベル監視回路２２の出力がＨＩＧＨになると書込み制御信号生成回路２０からの書込みデータＷＤＡＴＡを通過させ、バッファ２７に供給する。バッファ２７に格納された書込みデータＷＤＡＴＡはデータ比較回路２８に供給される。有効状態指示信号ＰＲＯＧの書込み電圧状態（書込み有効を示す状態）に応答して書込みデータＷＤＡＴＡを比較回路に供給する動作が、書込みデータＷＤＡＴＡを比較対象データとして有効化する動作、即ち比較対象データとして利用可能にする動作に対応する。セキュアメモリ２４Ｂは、データ書込みと同時に直ちにデータ読出しが可能なメモリである。データ比較回路２８は、セキュアメモリ２４Ｂから読み出されたデータと、ＡＮＤ回路５１を介して供給された書込みデータＷＤＡＴＡとを比較して、比較結果を出力する。

図１１は、図１０に示す半導体装置における書込み動作及び読出し動作を示す動作波形図である。図１１に示すように、書込みクロック信号ＷＣＬＫに同期して、書込み制御信号生成回路２０が書込みイネーブル信号ＷＥをアサートするとともに、書込みアドレスＷＡＲＤＳ及び書込みデータＷＤＡＴＡを供給する。書込み動作を実行する間、書込み／読出し試験装置１８から供給される有効状態指示信号ＰＲＯＧ（プログラム電圧）は、所定の書込み電圧に設定されている。図１１中の矢印が示すタイミングで、セキュアメモリ２４Ｂにデータが書き込まれる。書込みデータＷＤＡＴＡがセキュアメモリ２４Ｂにあるクロックサイクルで書き込まれると、次のクロックサイクルでセキュアメモリ２４Ｂのデータ出力端子Ｄ−ＯＵＴから書き込んだデータが出力される。読み出されたデータは、上述のようにしてデータ比較回路２８により書込みデータＷＤＡＴＡと比較される。

なお図１０に示す半導体装置では、有効状態指示信号ＰＲＣが有効状態を示す場合にＡＮＤ回路５１が書込みデータＷＤＡＴＡを通過させる構成としたが、この構成に限定されるものではない。ＡＮＤ回路５１は、有効状態指示信号ＰＲＣが有効状態を示し且つ書込みイネーブル信号ＷＥがアサート状態である場合において、書込みデータＷＤＡＴＡを通過させる構成としてもよい。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本願発明は以下の内容を含むものである。
（付記１）
書込み動作有効状態において書込みデータが書き込まれる不揮発性メモリと、
該書込み動作有効状態を示す有効状態指示信号に応答して該書込みデータを比較対象データとして有効化し、該不揮発性メモリからの読出しデータと、該有効化された比較対象データとの比較結果を出力するチェック回路と、
該チェック回路の出力である該比較結果を外部に出力する経路と
を含み、該不揮発性メモリの該読出しデータを外部に出力する経路が存在しないことを特徴とする半導体装置。
（付記２）
該チェック回路は、
該有効状態指示信号に応答して該書込みデータが該比較対象データとして書き込まれる揮発性メモリと、
該不揮発性メモリからの読出しデータと該揮発性メモリからの読出しデータとの比較結果を出力する比較回路と
を含むことを特徴とする付記１記載の半導体装置。
（付記３）
該揮発性メモリからの該読出しデータを外部に出力する経路を更に含むことを特徴とする付記２記載の半導体装置。
（付記４）
不揮発性の救済用メモリと、
読出しアドレスと不良アドレスとを比較するアドレス比較回路と、
該アドレス比較回路による比較結果に応じて該不揮発性メモリからの読出しデータと該救済用メモリからの読出しデータとの何れか一方を選択するセレクタ
を更に含むことを特徴とする付記２記載の半導体装置。
（付記５）
該揮発性メモリの記憶容量は該不揮発性メモリの記憶容量よりも小さいことを特徴とする付記２記載の半導体装置。
（付記６）
該比較回路は、該不揮発性メモリへのデータ書込み動作毎に、該不揮発性メモリからの読出しデータと該揮発性メモリからの読出しデータとの比較結果を出力することを特徴とする付記５記載の半導体装置。
（付記７）
該揮発性メモリはテストを実行するテスト機能を備え、該揮発性メモリの該テスト機能を有効にした場合において、該比較回路は該比較結果を出力しないように構成されることを特徴とする付記２記載の半導体装置。
（付記８）
該不揮発性メモリは該書込み動作有効状態において書込みイネーブル信号のアサート状態に応答して該書込みデータが書き込まれ、該チェック回路は、該有効状態指示信号と該書込みイネーブル信号のアサート状態とに応答して該書込みデータを該比較対象データとして有効化することを特徴とする付記１記載の半導体装置。
（付記９）
該有効状態指示信号は該不揮発性メモリが生成することを特徴とする付記１記載の半導体装置。
（付記１０）
該チェック回路は、
該有効状態指示信号に応答して該書込みデータが該比較対象データとして書き込まれる不揮発性であるチェック用メモリと、
該不揮発性メモリからの読出しデータと該チェック用メモリからの読出しデータとの比較結果を出力する比較回路と
を含むことを特徴とする付記１記載の半導体装置。
（付記１１）
前記不揮発性メモリの読出しデータを利用して動作する回路ブロックを更に半導体装置内に有し、前記不揮発性メモリの該読出しデータは、前記チェック部と、前記回路ブロックで終端されることを特徴とする付記1記載の半導体装置。

本発明の実施例である半導体装置の概略構成を示す図である。 本発明の実施例である半導体装置の具体的構成の一例を示す図である。 図２に示す半導体装置における書込み動作を示す動作波形図である。 図２に示す半導体装置における読出し動作を示す動作波形図である。 揮発性メモリの記憶容量が不揮発性メモリの記憶容量よりも小さい場合の書込み動作、読出し動作、及びデータ比較動作の流れを示すフローチャートである。 本発明の実施例である半導体装置の具体的構成の別の一例を示す図である。 不揮発性メモリの冗長処理を行なう構成の一例を示す図である。 図７に示す半導体装置の動作を示すフローチャートである。 揮発性メモリのテスト機能について説明する図である。 本発明の実施例である半導体装置の具体的構成の更に別の一例を示す図である。 図１０に示す半導体装置における書込み動作及び読出し動作を示す動作波形図である。

符号の説明

１０ 半導体装置
１１ 書込み制御回路
１２ 不揮発性メモリ
１３ チェック回路
１４ 比較結果出力経路
１５ 回路ブロック
１６ 揮発性メモリ
１７ 比較回路
１８ 書込み／読出し試験装置

Claims (9)

1. 書込み動作有効状態において書込みデータが書き込まれる不揮発性メモリと、
   該書込み動作有効状態を示す有効状態指示信号に応答して該書込みデータを比較対象データとして利用可能にし、該不揮発性メモリからの読出しデータと、該利用可能にされた比較対象データとの比較結果を出力するチェック回路と、
   該チェック回路の出力である該比較結果を外部に出力する経路と
   を含み、
   該チェック回路は、
   該有効状態指示信号に応答して該書込みデータが該比較対象データとして書き込まれる第２のメモリと、
   該不揮発性メモリからの読出しデータと該第２のメモリからの読出しデータとの比較結果を出力する比較回路と
   を含み、
   該有効状態指示信号により該第２のメモリの書き込み動作を制御することにより、該不揮発性メモリに該書込みデータが書き込まれる場合にのみ、該第２のメモリに該書込みデータが書き込まれ、
   該不揮発性メモリの該読出しデータを外部に出力する経路が存在しないことを特徴とする半導体装置。
2. 該第２のメモリは、揮発性メモリであることを特徴とする請求項１記載の半導体装置。
3. 該揮発性メモリからの該読出しデータを外部に出力する経路を更に含むことを特徴とする請求項２記載の半導体装置。
4. 不揮発性の救済用メモリと、
   読出しアドレスと不良アドレスとを比較するアドレス比較回路と、
   該アドレス比較回路による比較結果に応じて該不揮発性メモリからの読出しデータと該救済用メモリからの読出しデータとの何れか一方を選択するセレクタ
   を更に含むことを特徴とする請求項２記載の半導体装置。
5. 該揮発性メモリの記憶容量は該不揮発性メモリの記憶容量よりも小さいことを特徴とする請求項２記載の半導体装置。
6. 該比較回路は、該不揮発性メモリへのデータ書込み動作毎に、該不揮発性メモリからの読出しデータと該揮発性メモリからの読出しデータとの比較結果を出力することを特徴とする請求項５記載の半導体装置。
7. 該揮発性メモリはテストを実行するテスト機能を備え、該揮発性メモリの該テスト機能を有効にした場合において、該比較回路は該比較結果を出力しないように構成されることを特徴とする請求項２記載の半導体装置。
8. 該有効状態指示信号は該不揮発性メモリが生成することを特徴とする請求項１記載の半導体装置。
9. 該第２のメモリは、不揮発性であるチェック用メモリであることを特徴とする請求項１記載の半導体装置。
   

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