JPH02177091A - Prom内蔵集積回路 - Google Patents
Prom内蔵集積回路Info
- Publication number
- JPH02177091A JPH02177091A JP63330893A JP33089388A JPH02177091A JP H02177091 A JPH02177091 A JP H02177091A JP 63330893 A JP63330893 A JP 63330893A JP 33089388 A JP33089388 A JP 33089388A JP H02177091 A JPH02177091 A JP H02177091A
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- Japan
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- prom
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- Pending
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- 238000012790 confirmation Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はPROM内蔵集積回路に関し、特に内蔵された
電気的に書込み可能な読出し専用メモリ(PROM)に
書込まれた命令やデータ等を処理し所定の機能をはたす
構成のPROM内蔵集積回路に関する。
電気的に書込み可能な読出し専用メモリ(PROM)に
書込まれた命令やデータ等を処理し所定の機能をはたす
構成のPROM内蔵集積回路に関する。
従来、この種のPROM内蔵集積回路は、第6図に示す
ように、PROMライタ20cによシ命令やデータを書
込むことができる内蔵F ROM部3Bと、演算部や制
御部を備え、この内蔵PROM部3Bに書込まれた命令
やデータを処理し所定の機能をはたす内部回路5とを有
する構成となっていた。
ように、PROMライタ20cによシ命令やデータを書
込むことができる内蔵F ROM部3Bと、演算部や制
御部を備え、この内蔵PROM部3Bに書込まれた命令
やデータを処理し所定の機能をはたす内部回路5とを有
する構成となっていた。
内蔵PROM部3Bへの書込はPROMライタ20cに
よシ行なわれ、まずアドレス信号ADによシアドレス指
定を行い、制御信号CNTに従って書込用データDTw
(命令も含む)が所定のアドレスに書込まれる。
よシ行なわれ、まずアドレス信号ADによシアドレス指
定を行い、制御信号CNTに従って書込用データDTw
(命令も含む)が所定のアドレスに書込まれる。
次に、書込まれたデータが正しいかどうかを確認するた
め、制御信号CNTに従って前述のアドレスから書込ま
れたデータを読出し、読出されたデータDTRはPRO
Mライタ200によシベリファイされる。
め、制御信号CNTに従って前述のアドレスから書込ま
れたデータを読出し、読出されたデータDTRはPRO
Mライタ200によシベリファイされる。
正しく書込まれていれば、アドレス信号ADによ9次の
アドレスを指定し、次の書込用データDTwを書込み、
書込まれたデータを読出してベリファイする、という動
作をくシ返す。
アドレスを指定し、次の書込用データDTwを書込み、
書込まれたデータを読出してベリファイする、という動
作をくシ返す。
内蔵PROM部3Bには、内部回路5だけに使用し、読
出されて他人に複写されたくない極秘のデータや命令等
を書込むことが多い。
出されて他人に複写されたくない極秘のデータや命令等
を書込むことが多い。
しかしながら、上述した従来のP FLOM内蔵集積回
路は、P R,0Mライタ20cによシ内蔵PROM部
3Bに書込み、この書込まれたデータをP ROMライ
タ20cに読出してベリファイする構成となりているの
で、内蔵P ROM部3Bに書込まれている極秘のデー
タ等がPROMライタ20cによシ容易に外部へ読出さ
れてしまうという欠点がある。
路は、P R,0Mライタ20cによシ内蔵PROM部
3Bに書込み、この書込まれたデータをP ROMライ
タ20cに読出してベリファイする構成となりているの
で、内蔵P ROM部3Bに書込まれている極秘のデー
タ等がPROMライタ20cによシ容易に外部へ読出さ
れてしまうという欠点がある。
本発明の目的は、内蔵PROM部に書込まれたデータが
PROMライタによシ外部へ読出されるのを防止し、機
密を保持することができるPROM内蔵集積回路を提供
することにある。
PROMライタによシ外部へ読出されるのを防止し、機
密を保持することができるPROM内蔵集積回路を提供
することにある。
本発明のPROM内蔵集積回路は、PROMライタの指
示によりPROM制御信号、アドレス制御信号及び比較
制御信号を出力する書込制御部と、前記アドレス制御信
号に従ってアドレス信号を出力するアドレス信号出力部
と、前記PROM制御信号に従って、前記アドレス信号
の指定するアドレスに前記PROMライタからの書込用
データを書込みかつ前記アドレスに書込まれたデータを
読出す内蔵PROM部と、前記比較制御信号に従って前
記PROMライタからの書込用データと前記内蔵PRO
M部から読出されたデータとが一致したか否かを確認し
確認信号を出力する比較部とを有している。
示によりPROM制御信号、アドレス制御信号及び比較
制御信号を出力する書込制御部と、前記アドレス制御信
号に従ってアドレス信号を出力するアドレス信号出力部
と、前記PROM制御信号に従って、前記アドレス信号
の指定するアドレスに前記PROMライタからの書込用
データを書込みかつ前記アドレスに書込まれたデータを
読出す内蔵PROM部と、前記比較制御信号に従って前
記PROMライタからの書込用データと前記内蔵PRO
M部から読出されたデータとが一致したか否かを確認し
確認信号を出力する比較部とを有している。
また、PROMライタからの書込用データを所定の期間
保持しておき内蔵PROM部及び比較部へ出力するデー
タレジスタを設けた構成を有している。
保持しておき内蔵PROM部及び比較部へ出力するデー
タレジスタを設けた構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例を示すブロック図である
。
。
この実施例は、280Mライタ20からの制御信号CN
Tの指示によ、りPROM制御信号PCN 、アドレス
制御信号ADC及び比較制御信号CCNを出力する書込
制御部1と、PROMライタ20からのアドレス信号音
−時保持しアドレス制御信号AI)Cに従ってこのアド
レス信号ADを出力するアドレス信号出力部のアドレス
レジスタ2.!:、PROM制御信号PCNに従って、
アドレス信号ADの指定するアドレスにP ROMライ
タ20からの書込用データDTw(命令も含む)を書込
みかつ前記アドレスに書込まれたデータを読出す内′i
1.PROM部3と、比較制御信号CCNに従ってPR
OMライタ20からの書込用データDTwと内蔵PRO
M部3から読出されたデータDTRとが一致したか否か
を確認し確認信号CM凡を出力する比較部4と、演算部
、制御部等を備え、内蔵PROM部3に書込まれたデー
タ、命令等を処理し所定の機能をはだす内部回路5とを
有する構成となっている。
Tの指示によ、りPROM制御信号PCN 、アドレス
制御信号ADC及び比較制御信号CCNを出力する書込
制御部1と、PROMライタ20からのアドレス信号音
−時保持しアドレス制御信号AI)Cに従ってこのアド
レス信号ADを出力するアドレス信号出力部のアドレス
レジスタ2.!:、PROM制御信号PCNに従って、
アドレス信号ADの指定するアドレスにP ROMライ
タ20からの書込用データDTw(命令も含む)を書込
みかつ前記アドレスに書込まれたデータを読出す内′i
1.PROM部3と、比較制御信号CCNに従ってPR
OMライタ20からの書込用データDTwと内蔵PRO
M部3から読出されたデータDTRとが一致したか否か
を確認し確認信号CM凡を出力する比較部4と、演算部
、制御部等を備え、内蔵PROM部3に書込まれたデー
タ、命令等を処理し所定の機能をはだす内部回路5とを
有する構成となっている。
次に、この実施例の動作について説明する。
第2図はこの実施例の動作を説明するための70−チャ
ートである。
ートである。
まず、ステップS1において、書込制御部1は、制御信
号CNTによシ書込情報を受信し、書込体制を形成する
。
号CNTによシ書込情報を受信し、書込体制を形成する
。
次に、ステップS2において、アドレスレジスタ2は、
書込制御部1からのアドレス制御信号ADCによシP几
OM、フイタ20からのアドレス信号ADを保持し出力
する。
書込制御部1からのアドレス制御信号ADCによシP几
OM、フイタ20からのアドレス信号ADを保持し出力
する。
次に、ステップS3において、内蔵PROM部3は、書
込制御部1からのP几OM制御信号PCNに従って、ア
ドレス信号ADの指定するアドレスにPROMライタ2
0からの書込用データDTwを書込む。
込制御部1からのP几OM制御信号PCNに従って、ア
ドレス信号ADの指定するアドレスにPROMライタ2
0からの書込用データDTwを書込む。
次に、ステップS4において、内蔵PROM部3は、書
込制御部1からのPROM制御信号PCHに従って一旦
書込んだデータを読出す。
込制御部1からのPROM制御信号PCHに従って一旦
書込んだデータを読出す。
次に、ステップS5+ 86において、比較部4は。
書込制御部1からの比較制御信号CCNに従って、読出
されたデータDTRと書込用データDTwとを比較し、
一致、不一致を示す確認信号CMRを出力する。
されたデータDTRと書込用データDTwとを比較し、
一致、不一致を示す確認信号CMRを出力する。
6一致”の確認信号CMRが出力されると、ステップS
7において、PROMライタ20は書込用データDTw
が終了したかどうかを判定し、終了していなければステ
ップS□に戻って次の書込用データを書込むための書込
情報を制御信号CNTによシ出力する。
7において、PROMライタ20は書込用データDTw
が終了したかどうかを判定し、終了していなければステ
ップS□に戻って次の書込用データを書込むための書込
情報を制御信号CNTによシ出力する。
書込用データDTwが終了していれば内蔵PROM部3
への書込みは終了する。
への書込みは終了する。
このように、PROM内蔵集積回路10にベリファイ機
能を設けることによシ、内蔵PROM部3に書込まれた
データをPROMライタ20によシ外部へ読出すことが
できなくなるので、機密を保持することができる。
能を設けることによシ、内蔵PROM部3に書込まれた
データをPROMライタ20によシ外部へ読出すことが
できなくなるので、機密を保持することができる。
第3図は本発明の第2の実施例を示すブロック図である
。
。
この実施例は、確認信号CM几を書込制御部1人を介し
て、比較結果が1一致”であれば書込終了信号としてP
ROMライタ20Aへ伝達し、確認信号CMRに対して
も機密性をもたせ、また、アドレス信号ADも内部で発
生するようKした例である。
て、比較結果が1一致”であれば書込終了信号としてP
ROMライタ20Aへ伝達し、確認信号CMRに対して
も機密性をもたせ、また、アドレス信号ADも内部で発
生するようKした例である。
第4図は本発明の第3の実施例を示すブロック図である
。
。
この実施例は、内蔵PROM部3Aのデータ書込用バス
とデータ読出用パスとが共用となっている場合の例で、
スイッチ回路7によシ書込用データDTwを切換え、書
込用データDTwと読出されたデータDTRとが衝突し
ないようにしたものである。
とデータ読出用パスとが共用となっている場合の例で、
スイッチ回路7によシ書込用データDTwを切換え、書
込用データDTwと読出されたデータDTRとが衝突し
ないようにしたものである。
第5図は本発明の第4の実施例を示すブロック図である
。
。
この実施例は、PROMライタ2OBからの書込用デー
タDTwをデータレジスタ8に保持し出力するようにし
たもので、第1〜第3の例では内蔵P ROM部3,3
Aに正確にデータが書込まれるまでPROMライタから
の書込用データDTwの転送をく)返し実行する必要が
あったが、この実施例では一度の転送で済むという利点
がある。
タDTwをデータレジスタ8に保持し出力するようにし
たもので、第1〜第3の例では内蔵P ROM部3,3
Aに正確にデータが書込まれるまでPROMライタから
の書込用データDTwの転送をく)返し実行する必要が
あったが、この実施例では一度の転送で済むという利点
がある。
また、これら実施例のほかに、例えば、第3及び第4の
実施例に、第2の実施例の確認信号CMRに対する機密
保持機能を付加させる、というような組合せも可能であ
る。
実施例に、第2の実施例の確認信号CMRに対する機密
保持機能を付加させる、というような組合せも可能であ
る。
以上説明したように本発明は、内蔵PROM部に書込ま
れたデータを読出し、ベリファイする機能を持たせる構
成とすることにより、書込まれたデータや命令を280
Mライタにより外部へ読出すことができなくなるので、
内蔵PROM部のデータや命令の機密を保持することが
できる効果がある。
れたデータを読出し、ベリファイする機能を持たせる構
成とすることにより、書込まれたデータや命令を280
Mライタにより外部へ読出すことができなくなるので、
内蔵PROM部のデータや命令の機密を保持することが
できる効果がある。
第1図及び第2図はそれぞれ本発明の第1の実施例を示
すブロック図及びこの実施例の動作を説明するだめのフ
ローチャート、第3図〜第5図はそれぞれ本発明の第2
〜第4の実施例を示すブロック図、第6図は従来のPR
OM内蔵集積回路の一例を示すブロック図である。 1.1人・・・書込制御部、2・・・アドレスレジスタ
、3+3A+3B・・・内蔵PROM部、4・・・比較
部、5・・・内部回路、6・・・アドレス発生器、7・
・・スイッチ回路、8・・・データレジスタ、10,1
0A〜IOD・・・PROM内蔵集積回路、20.20
A〜20cmPROMライタ、81〜S7・・・ステッ
プ。 代理人 弁理士 内 原 晋 刀 図
すブロック図及びこの実施例の動作を説明するだめのフ
ローチャート、第3図〜第5図はそれぞれ本発明の第2
〜第4の実施例を示すブロック図、第6図は従来のPR
OM内蔵集積回路の一例を示すブロック図である。 1.1人・・・書込制御部、2・・・アドレスレジスタ
、3+3A+3B・・・内蔵PROM部、4・・・比較
部、5・・・内部回路、6・・・アドレス発生器、7・
・・スイッチ回路、8・・・データレジスタ、10,1
0A〜IOD・・・PROM内蔵集積回路、20.20
A〜20cmPROMライタ、81〜S7・・・ステッ
プ。 代理人 弁理士 内 原 晋 刀 図
Claims (2)
- (1)PROMライタの指示により PROM制御信号
、アドレス制御信号及び比較制御信号を出力する書込制
御部と、前記アドレス制御信号に従ってアドレス信号を
出力するアドレス信号出力部と、前記PROM制御信号
に従って、前記アドレス信号の指定するアドレスに前記
PROMライタからの書込用データを書込みかつ前記ア
ドレスに書込まれたデータを読出す内蔵PROM部と、
前記比較制御信号に従って前記PROMライタからの書
込用データと前記内蔵PROM部から読出されたデータ
とが一致したか否かを確認し確認信号を出力する比較部
とを有することを特徴とするPROM内蔵集積回路。 - (2)PROMライタからの書込用データを所定の期間
保持しておき内蔵PROM部及び比較部へ出力するデー
タレジスタを設けた請求項(1)記載のPROM内蔵集
積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63330893A JPH02177091A (ja) | 1988-12-27 | 1988-12-27 | Prom内蔵集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63330893A JPH02177091A (ja) | 1988-12-27 | 1988-12-27 | Prom内蔵集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02177091A true JPH02177091A (ja) | 1990-07-10 |
Family
ID=18237681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63330893A Pending JPH02177091A (ja) | 1988-12-27 | 1988-12-27 | Prom内蔵集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02177091A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999001824A1 (fr) * | 1997-07-03 | 1999-01-14 | Seiko Epson Corporation | Memoire non volatile programmable et micro-ordinateur l'utilisant |
JP2010003355A (ja) * | 2008-06-19 | 2010-01-07 | Fujitsu Microelectronics Ltd | 半導体装置 |
-
1988
- 1988-12-27 JP JP63330893A patent/JPH02177091A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999001824A1 (fr) * | 1997-07-03 | 1999-01-14 | Seiko Epson Corporation | Memoire non volatile programmable et micro-ordinateur l'utilisant |
US6571311B2 (en) | 1997-07-03 | 2003-05-27 | Seiko Epson Corporation | Programmable nonvolatile memory apparatus and microcomputer using the same |
JP2010003355A (ja) * | 2008-06-19 | 2010-01-07 | Fujitsu Microelectronics Ltd | 半導体装置 |
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