JP2002150795A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002150795A JP2002150795A JP2000345257A JP2000345257A JP2002150795A JP 2002150795 A JP2002150795 A JP 2002150795A JP 2000345257 A JP2000345257 A JP 2000345257A JP 2000345257 A JP2000345257 A JP 2000345257A JP 2002150795 A JP2002150795 A JP 2002150795A
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- JP
- Japan
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- memory circuit
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Abstract
(57)【要約】
【課題】 データ書込み動作でのデータ品質の向上を図
る。 【解決手段】 主メモリ部１への書込みデータは、別途
設けてある比較レジスタ部２にも書込みまれ、書き込み
後に、両者の読み出しデータを直ちにコンパレータ３で
比較し、その結果が一致すれば正常書込みと判断し、通
常処理を継続するが、不一致の場合には書込み制御部６
を介して再度データの書込みを行う。
る。 【解決手段】 主メモリ部１への書込みデータは、別途
設けてある比較レジスタ部２にも書込みまれ、書き込み
後に、両者の読み出しデータを直ちにコンパレータ３で
比較し、その結果が一致すれば正常書込みと判断し、通
常処理を継続するが、不一致の場合には書込み制御部６
を介して再度データの書込みを行う。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリ回路を内
蔵する半導体集積回路に関する。
蔵する半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の拡散不良の影響を受け
やすいものの１つにメモリ回路がある。マイクロコンピ
ュータ等の半導体集積回路に内蔵されるＲＡＭ等のメモ
リ回路は、半導体集積回路上でのレイアウト配置で多大
な面積を占有しており、拡散不良の影響を受けやすい。
また、近年、半導体集積回路は、ノイズ等の影響による
誤動作の１つとして、各種メモリ回路への誤書込みの問
題を抱えている。
やすいものの１つにメモリ回路がある。マイクロコンピ
ュータ等の半導体集積回路に内蔵されるＲＡＭ等のメモ
リ回路は、半導体集積回路上でのレイアウト配置で多大
な面積を占有しており、拡散不良の影響を受けやすい。
また、近年、半導体集積回路は、ノイズ等の影響による
誤動作の１つとして、各種メモリ回路への誤書込みの問
題を抱えている。
【０００３】この誤書込みへの要請に対して、半導体集
積回路本体をノイズに対して強い回路構成、レイアウト
構成とすることで市場要求に応えており、ソフトウエア
面においてはソフトウエア負担により、書込み状態のチ
ェックを行うことにて対処しているのが一般的な方法で
ある。
積回路本体をノイズに対して強い回路構成、レイアウト
構成とすることで市場要求に応えており、ソフトウエア
面においてはソフトウエア負担により、書込み状態のチ
ェックを行うことにて対処しているのが一般的な方法で
ある。
【０００４】半導体集積回路に内蔵されるメモリ回路の
従来例の構成を図７に示す。従来でのメモリ回路では、
書込み動作時に通常のメモリ部にデータを書き込むと同
時に、ＥＣＣメモリ部にはＥＣＣコントロール部のＥＣ
Ｃコード生成部で造られた補正データ（ｎＢＩＴ長）を
書き込む。
従来例の構成を図７に示す。従来でのメモリ回路では、
書込み動作時に通常のメモリ部にデータを書き込むと同
時に、ＥＣＣメモリ部にはＥＣＣコントロール部のＥＣ
Ｃコード生成部で造られた補正データ（ｎＢＩＴ長）を
書き込む。
【０００５】読み出し動作時に、メモリ部のデータと補
正データに基づいたＥＣＣコントロール部内でのＥＣＣ
訂正部によりデータ補正を行い、データとしてデータバ
スに出力することで、メモリデータの品質の向上を図っ
ていた。いわゆるＥＣＣ動作と言われるものである。図
８は、ＥＣＣコード生成の概念を示す図である。
正データに基づいたＥＣＣコントロール部内でのＥＣＣ
訂正部によりデータ補正を行い、データとしてデータバ
スに出力することで、メモリデータの品質の向上を図っ
ていた。いわゆるＥＣＣ動作と言われるものである。図
８は、ＥＣＣコード生成の概念を示す図である。
【０００６】
【発明が解決しようとする課題】上述した従来のＥＣＣ
を利用した例では、１ビット不良に対応可能なものを記
述しているが、回路構成により、２ビット，３ビット不
良に対しても対応は可能となる。しかし、それに伴い、
回路が複雑となり、レイアウト面積の拡大を招き、期待
される効果に対しデメリット（面積拡大による価格向
上）が顕著になってしまう。
を利用した例では、１ビット不良に対応可能なものを記
述しているが、回路構成により、２ビット，３ビット不
良に対しても対応は可能となる。しかし、それに伴い、
回路が複雑となり、レイアウト面積の拡大を招き、期待
される効果に対しデメリット（面積拡大による価格向
上）が顕著になってしまう。
【０００７】また、ソフトウエア面での対応方法とし
て、メモリへの正常なデータ書込みを確認するために、
データの書込み後、同アドレスをリードして書込みデー
タとの一致を確認することが可能である。しかし、これ
はソフトウエア負担を招くという欠点がある。
て、メモリへの正常なデータ書込みを確認するために、
データの書込み後、同アドレスをリードして書込みデー
タとの一致を確認することが可能である。しかし、これ
はソフトウエア負担を招くという欠点がある。
【０００８】この発明の目的は、レイアウト面積の拡大
を招くことなく、書込みデータの品質保証が可能とな
り、また、ユーザープログラムの負担を軽減することが
可能となるメモリ回路を内蔵する半導体集積回路を提供
することにある。
を招くことなく、書込みデータの品質保証が可能とな
り、また、ユーザープログラムの負担を軽減することが
可能となるメモリ回路を内蔵する半導体集積回路を提供
することにある。
【０００９】
【課題を解決するための手段】この発明は、メモリ回路
と別途設けられた比較レジスタと、メモリ回路から読み
出されたデータと比較レジスタから読み出されたデータ
を比較するコンパレータと、メモリ回路へのデータの書
込み動作時に、比較レジスタにもデータの書き込みを行
い、書き込み後、直ちにメモリ回路から読み出されたデ
ータと比較レジスタから読み出されたデータを前記コン
パレータで比較を行った結果、不一致検出の場合にＣＰ
Ｕのウエイト処理を実施し、再度メモリ回路にデータの
書き込み動作を行う手段と、を備えることを特徴とす
る。
と別途設けられた比較レジスタと、メモリ回路から読み
出されたデータと比較レジスタから読み出されたデータ
を比較するコンパレータと、メモリ回路へのデータの書
込み動作時に、比較レジスタにもデータの書き込みを行
い、書き込み後、直ちにメモリ回路から読み出されたデ
ータと比較レジスタから読み出されたデータを前記コン
パレータで比較を行った結果、不一致検出の場合にＣＰ
Ｕのウエイト処理を実施し、再度メモリ回路にデータの
書き込み動作を行う手段と、を備えることを特徴とす
る。
【００１０】この発明は、特に主たるメモリ回路への書
込みデータは、別途設けてある比較レジスタにも書込み
まれ、両者の読み出しデータをコンパレータで比較し、
その結果が一致すれば正常書込みと判断し、通常処理を
継続するが、不一致の場合には追加書込みを行うこと
で、データ書込み動作でのデータ品質の向上を図るもの
である。
込みデータは、別途設けてある比較レジスタにも書込み
まれ、両者の読み出しデータをコンパレータで比較し、
その結果が一致すれば正常書込みと判断し、通常処理を
継続するが、不一致の場合には追加書込みを行うこと
で、データ書込み動作でのデータ品質の向上を図るもの
である。
【００１１】その結果、ソフトウエアの負担を必要とせ
ず、ハードウエア上で通常動作中にメモリ回路への書き
込みデータの監視と、誤書込み判定時に再書込みを実現
可能とする。
ず、ハードウエア上で通常動作中にメモリ回路への書き
込みデータの監視と、誤書込み判定時に再書込みを実現
可能とする。
【００１２】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１３】図１は、この発明の半導体集積回路に内蔵
されるメモリ回路部の第１の実施の形態を示す構成図で
ある。図１に示すメモリ回路部は、主メモリ部１と、主
メモリ部１に書き込まれたデータと比較するためのデー
タを書き込む比較レジスタ部２と、主メモリ部１と比較
レジスタ部２から読み出されたデータを比較し、比較結
果によりＣＰＵの制御を行うＣＰＵＷＡＩＴ信号４を出
力するコンパレータ３と、主メモリ部１および比較レジ
スタ部２へのデータ書込みを制御する書込み制御部６
と、読み出し制御部７と、アドレス指定を行うアドレス
制御部５とで構成される。
されるメモリ回路部の第１の実施の形態を示す構成図で
ある。図１に示すメモリ回路部は、主メモリ部１と、主
メモリ部１に書き込まれたデータと比較するためのデー
タを書き込む比較レジスタ部２と、主メモリ部１と比較
レジスタ部２から読み出されたデータを比較し、比較結
果によりＣＰＵの制御を行うＣＰＵＷＡＩＴ信号４を出
力するコンパレータ３と、主メモリ部１および比較レジ
スタ部２へのデータ書込みを制御する書込み制御部６
と、読み出し制御部７と、アドレス指定を行うアドレス
制御部５とで構成される。
【００１４】ＣＰＵＷＡＩＴ信号４の制御により主メモ
リ部１への追加書込みを行うために、書込み制御部６
は、ＣＰＵＷＡＩＴ信号４を受け取り追加書込みを行う
ための制御を含む。
リ部１への追加書込みを行うために、書込み制御部６
は、ＣＰＵＷＡＩＴ信号４を受け取り追加書込みを行う
ための制御を含む。
【００１５】次に、図１に示す実施の形態の動作につい
て説明する。
て説明する。
【００１６】主メモリ部１と比較レジスタ部２にデータ
を書き込む場合、まず、アドレスバスからアドレス制御
部５を介して主メモリ部１のアドレスが決定される。次
に、主メモリ部１と比較レジスタ部２にデータバスから
書き込み制御部６を介して（８ＢＩＴ）データが書き込
まれる。
を書き込む場合、まず、アドレスバスからアドレス制御
部５を介して主メモリ部１のアドレスが決定される。次
に、主メモリ部１と比較レジスタ部２にデータバスから
書き込み制御部６を介して（８ＢＩＴ）データが書き込
まれる。
【００１７】主メモリ部１と比較レジスタ部２への書き
込み終了後、直ちに、主メモリ部１から読み出された
（８ＢＩＴ）データと、比較レジスタ部２から読み出さ
れた（８ＢＩＴ）データとをコンパレータ３により比較
する。
込み終了後、直ちに、主メモリ部１から読み出された
（８ＢＩＴ）データと、比較レジスタ部２から読み出さ
れた（８ＢＩＴ）データとをコンパレータ３により比較
する。
【００１８】コンパレータ３の出力信号であるＣＰＵＷ
ＡＩＴ信号４は、比較データが一致の場合は“Ｌ”とな
り、不一致の場合は“Ｈ”となる。“Ｌ”の場合は、正
常書込みであると判断され、ＣＰＵは通常動作を継続す
る。しかし、“Ｈ”の場合、ＣＰＵは、通常動作の保留
を実施し、比較レジスタ部２のデータを追加書込みデー
タとして書込制御部６を経由して主メモリ１へ再書込み
動作を行う。
ＡＩＴ信号４は、比較データが一致の場合は“Ｌ”とな
り、不一致の場合は“Ｈ”となる。“Ｌ”の場合は、正
常書込みであると判断され、ＣＰＵは通常動作を継続す
る。しかし、“Ｈ”の場合、ＣＰＵは、通常動作の保留
を実施し、比較レジスタ部２のデータを追加書込みデー
タとして書込制御部６を経由して主メモリ１へ再書込み
動作を行う。
【００１９】この一連の動作は、ＣＰＵＷＡＩＴ信号４
が“Ｌ”になるまで繰り返されるため、誤ったデータが
読み出されることによるＩＣの誤動作を防ぐことができ
る。
が“Ｌ”になるまで繰り返されるため、誤ったデータが
読み出されることによるＩＣの誤動作を防ぐことができ
る。
【００２０】次に、半導体集積回路に内蔵されるメモリ
回路部の第２の実施の形態について説明する。図２は、
第２の実施の形態を示す構成図である。
回路部の第２の実施の形態について説明する。図２は、
第２の実施の形態を示す構成図である。
【００２１】第２の実施の形態は、カウンタを追加する
ことにより追加書き込み動作停止機能を付加するもので
ある。図１の構成において、主メモリ部１の物理的不具
合（例えば破壊による）などの場合には、永久にデータ
の書き込みはできない。その結果、無限ループ動作を行
うことになってしまう。そのため、図２に示すようなカ
ウンタ９を追加する。カウンタ９では、ＣＰＵＷＡＩＴ
信号４の発生数をカウントし、特定カウント数に至った
場合にＣＰＵＩＮＴ信号８を出力する構成とする。
ことにより追加書き込み動作停止機能を付加するもので
ある。図１の構成において、主メモリ部１の物理的不具
合（例えば破壊による）などの場合には、永久にデータ
の書き込みはできない。その結果、無限ループ動作を行
うことになってしまう。そのため、図２に示すようなカ
ウンタ９を追加する。カウンタ９では、ＣＰＵＷＡＩＴ
信号４の発生数をカウントし、特定カウント数に至った
場合にＣＰＵＩＮＴ信号８を出力する構成とする。
【００２２】仮にカウント数が１０になると、１０回追
加書込みを実施しても書き込めなかったことを意味する
ので、このアドレスへの正常書込みはできないことと判
断し、ＣＰＵＩＮＴ信号８を出力し、ＣＰＵにその旨の
警告を促すこととする構成が可能である。
加書込みを実施しても書き込めなかったことを意味する
ので、このアドレスへの正常書込みはできないことと判
断し、ＣＰＵＩＮＴ信号８を出力し、ＣＰＵにその旨の
警告を促すこととする構成が可能である。
【００２３】次に、第３の実施の形態について説明す
る。図１では、追加書き込み時のデータは、比較レジス
タ部２のデータを使用することとしたが、本来のデータ
を再度処理するとことも可能である。これを図３に示
す。図３において、ＣＰＵＷＡＩＴ信号４をＣＰＵ側へ
送り、制御することで、書き込み動作を実行させた命令
処理を再実行させる。再度、同じ命令実行状態とするこ
とでデータバスからデータの受け直しが可能となる。
る。図１では、追加書き込み時のデータは、比較レジス
タ部２のデータを使用することとしたが、本来のデータ
を再度処理するとことも可能である。これを図３に示
す。図３において、ＣＰＵＷＡＩＴ信号４をＣＰＵ側へ
送り、制御することで、書き込み動作を実行させた命令
処理を再実行させる。再度、同じ命令実行状態とするこ
とでデータバスからデータの受け直しが可能となる。
【００２４】次に、第４の実施の形態について説明す
る。図１では、コンパレータ３で８ＢＩＴデ−タの比較
を実施しているが、主メモリ部１のデータと、比較レジ
スタ部２のデータを、それぞれ排他的論理和をとること
でｂｉｔ数の変更を行い、比較することも可能である。
る。図１では、コンパレータ３で８ＢＩＴデ−タの比較
を実施しているが、主メモリ部１のデータと、比較レジ
スタ部２のデータを、それぞれ排他的論理和をとること
でｂｉｔ数の変更を行い、比較することも可能である。
【００２５】図４に第４の実施の形態を示す。主メモリ
部１からのデータと、比較レジスタ部２からのデータを
それぞれ演算部７に入力し、ここで排他的論理和をとる
ことでｂｉｔ長の変更を行う。これによりコンパレータ
３での入力ｂｉｔ数の低減が可能となり、コンパレータ
回路の負担（回路数、レイアウト面積）の削減が可能と
なる。排他的論理和などの実施方法は一般的なため詳細
は割愛する。
部１からのデータと、比較レジスタ部２からのデータを
それぞれ演算部７に入力し、ここで排他的論理和をとる
ことでｂｉｔ長の変更を行う。これによりコンパレータ
３での入力ｂｉｔ数の低減が可能となり、コンパレータ
回路の負担（回路数、レイアウト面積）の削減が可能と
なる。排他的論理和などの実施方法は一般的なため詳細
は割愛する。
【００２６】次に、第５の実施の形態について説明す
る。実際に不良が発生した場合に、不良アドレスを記憶
するアドレスカウンタ保持回路をアドレス制御部５内に
追加し、ＣＰＵＷＡＩＴ信号４でアドレスラッチするこ
と、不良アドレスのレジスタを設置すること、このアド
レスデータをリードすることにより不良アドレスの認識
が可能となり、不具合解析が容易になる。これを図５に
示す。
る。実際に不良が発生した場合に、不良アドレスを記憶
するアドレスカウンタ保持回路をアドレス制御部５内に
追加し、ＣＰＵＷＡＩＴ信号４でアドレスラッチするこ
と、不良アドレスのレジスタを設置すること、このアド
レスデータをリードすることにより不良アドレスの認識
が可能となり、不具合解析が容易になる。これを図５に
示す。
【００２７】また、不良発生時において、ユーザーは本
仕様を活用することにより、不良アドレス以外のアドレ
スへのデータの書き込みを実施することが可能となる。
このソフトウエア例を図６のフローチャートに示す。ス
テップ１００において、ＣＰＵＷＡＩＴ信号が発生する
と、ステップ１０１において、アドレスカウンタ保持回
路をリードして不良アドレスを確認し、ステップ１０２
において、不良アドレスをインクリメントし、ステップ
１０３において、インクリメントされたアドレスを書き
込みアドレスとして指定し、ステップ１０４において、
指定したアドレスに、再度データを書き込む。次に、ス
テップ１０５に進み、通常動作を継続する。
仕様を活用することにより、不良アドレス以外のアドレ
スへのデータの書き込みを実施することが可能となる。
このソフトウエア例を図６のフローチャートに示す。ス
テップ１００において、ＣＰＵＷＡＩＴ信号が発生する
と、ステップ１０１において、アドレスカウンタ保持回
路をリードして不良アドレスを確認し、ステップ１０２
において、不良アドレスをインクリメントし、ステップ
１０３において、インクリメントされたアドレスを書き
込みアドレスとして指定し、ステップ１０４において、
指定したアドレスに、再度データを書き込む。次に、ス
テップ１０５に進み、通常動作を継続する。
【００２８】なお、上述した実施の形態ではＲＡＭでの
構成を記述しているが、他の実施の形態としてＥＥＰＲ
ＯＭ、ＦＬＡＳＨメモリなどのＲｅａｄ／Ｗｒｉｔｅ可
能なメモリ回路に対しても同様な効果を得ることが可能
となる。
構成を記述しているが、他の実施の形態としてＥＥＰＲ
ＯＭ、ＦＬＡＳＨメモリなどのＲｅａｄ／Ｗｒｉｔｅ可
能なメモリ回路に対しても同様な効果を得ることが可能
となる。
【００２９】従来のＥＣＣ仕様時では、メモリｎＢＩＴ
に対してアドレス毎にｍＢＩＴのＥＣＣメモリ部が必要
なため、その分の多大なメモリ回路を有する必要がある
が、この発明は、書込み動作時にのみ、その動作を実施
するため１アドレス分のみの回路で十分となる。また、
ＥＣＣコード生成部、ＥＣＣ訂正部も不要なため、レイ
アウト面積を最小に抑えることが可能となる。
に対してアドレス毎にｍＢＩＴのＥＣＣメモリ部が必要
なため、その分の多大なメモリ回路を有する必要がある
が、この発明は、書込み動作時にのみ、その動作を実施
するため１アドレス分のみの回路で十分となる。また、
ＥＣＣコード生成部、ＥＣＣ訂正部も不要なため、レイ
アウト面積を最小に抑えることが可能となる。
【００３０】
【発明の効果】以上説明したように、この発明は、メモ
リ回路に書き込まれたデータの読み出しを行い、比較レ
ジスタのデータとコンパレータ回路により比較を実施
し、それらデータの一致／不一致の確認を可能としてい
るため、メモリ回路に正常なデータが書き込まれたこと
のチェックが可能となる。その結果、一致していない場
合は、割り込み処理により、再度書込み動作を実施す
る。
リ回路に書き込まれたデータの読み出しを行い、比較レ
ジスタのデータとコンパレータ回路により比較を実施
し、それらデータの一致／不一致の確認を可能としてい
るため、メモリ回路に正常なデータが書き込まれたこと
のチェックが可能となる。その結果、一致していない場
合は、割り込み処理により、再度書込み動作を実施す
る。
【００３１】書込みセル不良（製造、経年変化による不
良に起因する）に依存しない誤書込み（例えばノイズ等
の影響によるもの）であれば、正常書込みを確認するま
で追加書込みを実施することで、書込みデータの品質保
証が可能となる。
良に起因する）に依存しない誤書込み（例えばノイズ等
の影響によるもの）であれば、正常書込みを確認するま
で追加書込みを実施することで、書込みデータの品質保
証が可能となる。
【００３２】これは通常動作状態でハードウエアにて実
施されるため、ソフトウエア負担を必要としないばかり
か、効果を得られる工程が出荷前、出荷後（実使用状
態）と、幅広く使用することができる。
施されるため、ソフトウエア負担を必要としないばかり
か、効果を得られる工程が出荷前、出荷後（実使用状
態）と、幅広く使用することができる。
【００３３】また、不一致アドレス保持回路を保有して
いるため、書込み不良のあったアドレスを外部よりチェ
ックすることも可能であるため、解析の容易性も兼ね備
えている。
いるため、書込み不良のあったアドレスを外部よりチェ
ックすることも可能であるため、解析の容易性も兼ね備
えている。
【図１】この発明の半導体集積回路に内蔵されるメモリ
回路部の第１の実施の形態を示す構成図である。
回路部の第１の実施の形態を示す構成図である。
【図２】第２の実施の形態を示す構成図である。
【図３】第３の実施の形態を示す構成図である。
【図４】第４の実施の形態を示す構成図である。
【図５】第５の実施の形態を示す構成図である。
【図６】不良アドレス以外のアドレスへのデータの書き
込みを実施するソフトウエア例を示すフローチャートで
ある。
込みを実施するソフトウエア例を示すフローチャートで
ある。
【図７】半導体集積回路に内蔵されるメモリ回路の従来
例の構成を示す図である。
例の構成を示す図である。
【図８】ＥＣＣコード生成の概念を示す図である。
１ 主メモリ部 ２ 比較レジスタ部 ３ コンパレータ ４ ＣＰＵＷＡＩＴ信号 ５ アドレス制御部 ６ 書込み制御部 ７ 読出し制御部 ８ ＣＰＵＩＮＴ信号 ９ カウンタ １０ 演算部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 7/00 ３１１ Ｇ１１Ｃ 7/00 ３１１Ｇ 16/02 17/00 ６０１Ｚ 16/06 ６３１ Ｆターム(参考） 5B018 GA05 GA07 HA01 KA12 NA01 QA15 5B025 AD01 AD04 AD05 AD16 AE08 AE09 5B062 AA08 JJ05 5L106 AA10 BB01 BB11 DD03 DD24 GG07
Claims (6)
- 【請求項１】メモリ回路と別途設けられた比較レジスタ
と、 メモリ回路から読み出されたデータと比較レジスタから
読み出されたデータを比較するコンパレータと、 メモリ回路へのデータの書込み動作時に、比較レジスタ
にもデータの書き込みを行い、書き込み後、直ちにメモ
リ回路から読み出されたデータと比較レジスタから読み
出されたデータを前記コンパレータで比較を行った結
果、不一致検出の場合にＣＰＵのウエイト処理を実施
し、再度メモリ回路にデータの書き込み動作を行う手段
と、を備えることを特徴とするメモリ回路を内蔵する半
導体集積回路。 - 【請求項２】前記不一致検出の場合に前記比較レジスタ
部から読み出されたデータを使用して再度メモリ回路に
データ書き込み動作を行うことを特徴とする請求項１に
記載の半導体集積回路。 - 【請求項３】前記不一致検出の場合に前記ＣＰＵに書き
込み動作を実行させる命令を送り、再度メモリ回路にデ
ータの書き込み動作を行うことを特徴とする請求項１に
記載の半導体集積回路。 - 【請求項４】前記ＣＰＵのウエイト処理の発生数をカウ
ントするカウンタを備え、カウンタが特定カウント数に
至った場合に正常書込みできなかったことをＣＰＵに通
知することを特徴とする請求項１〜３のいずれかに記載
の半導体集積回路。 - 【請求項５】前記メモリ回路から読み出されたデータ
と、比較レジスタから読み出されたデータを、それぞれ
排他的論理和をとることでビット数の変更を行い、前記
コンパレータで比較を行うことを特徴とする請求項１〜
４のいずれかに記載の半導体集積回路。 - 【請求項６】不良アドレスを記憶するアドレスカウンタ
保持回路を備え、不一致検出の場合にアドレスをラッチ
して不良アドレスを認識することを特徴とする請求項１
〜５のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000345257A JP2002150795A (ja) | 2000-11-13 | 2000-11-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000345257A JP2002150795A (ja) | 2000-11-13 | 2000-11-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002150795A true JP2002150795A (ja) | 2002-05-24 |
Family
ID=18819320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000345257A Pending JP2002150795A (ja) | 2000-11-13 | 2000-11-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002150795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012128922A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
| JP2016186835A (ja) * | 2010-11-18 | 2016-10-27 | サムスン セミコンダクター，インコーポレーテッド | メモリ書込みエラー訂正回路 |
-
2000
- 2000-11-13 JP JP2000345257A patent/JP2002150795A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016186835A (ja) * | 2010-11-18 | 2016-10-27 | サムスン セミコンダクター，インコーポレーテッド | メモリ書込みエラー訂正回路 |
| JP2012128922A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
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