JPH05225077A - Ｅｃｃを保持したメモリ制御回路のハードエラー検出方式 - Google Patents
Ｅｃｃを保持したメモリ制御回路のハードエラー検出方式Info
- Publication number
- JPH05225077A JPH05225077A JP4029380A JP2938092A JPH05225077A JP H05225077 A JPH05225077 A JP H05225077A JP 4029380 A JP4029380 A JP 4029380A JP 2938092 A JP2938092 A JP 2938092A JP H05225077 A JPH05225077 A JP H05225077A
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- Japan
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- error
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】ＥＣＣを保持したメモリにおいて、メモリが１
ビットエラーを発生したとき、ハードエラーかソフトエ
ラーかを判断する制御回路を保持してハードエラーが発
生したらＣＰＵに割込みにより報告を行う。 【構成】１ビット障害の発生した障害アドレスと障害シ
ンドロームを２世代においてメモリ３で保持し、それら
を比較回路ａ１３，ｂ１４で比較し、その結果が一致す
れば、ハードエラーと判断し、ＣＰＵ１に対して障害割
込みを行う。 【効果】ソフトエラーはハードエラーに比べて故障率が
２桁高くなるが、上記により、ソフトエラーかハードエ
ラーかの判別ができ、不必要なメモリを交換しなくてす
み、保守員の作業を低減できる。
ビットエラーを発生したとき、ハードエラーかソフトエ
ラーかを判断する制御回路を保持してハードエラーが発
生したらＣＰＵに割込みにより報告を行う。 【構成】１ビット障害の発生した障害アドレスと障害シ
ンドロームを２世代においてメモリ３で保持し、それら
を比較回路ａ１３，ｂ１４で比較し、その結果が一致す
れば、ハードエラーと判断し、ＣＰＵ１に対して障害割
込みを行う。 【効果】ソフトエラーはハードエラーに比べて故障率が
２桁高くなるが、上記により、ソフトエラーかハードエ
ラーかの判別ができ、不必要なメモリを交換しなくてす
み、保守員の作業を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ制御回路に関
し、特にメモリの読出し時にハードエラーが発生した割
り込みを中央処理装置に報告するハードエラー検出方式
に関する。
し、特にメモリの読出し時にハードエラーが発生した割
り込みを中央処理装置に報告するハードエラー検出方式
に関する。
【０００２】
【従来の技術】従来、この種のＥＣＣを保持したメモリ
制御回路は、１ビットエラー発生時、中央処理装置に障
害割り込みを発生している。そして、ソフトエラーと、
ハードエラーとにかかわらず、１ビットエラーが発生し
たら中央処理装置に報告するかまたはビット訂正を行っ
てなにも報告をしないかのどちらかの処理しか行ってい
ない。
制御回路は、１ビットエラー発生時、中央処理装置に障
害割り込みを発生している。そして、ソフトエラーと、
ハードエラーとにかかわらず、１ビットエラーが発生し
たら中央処理装置に報告するかまたはビット訂正を行っ
てなにも報告をしないかのどちらかの処理しか行ってい
ない。
【０００３】
【発明が解決しようとする課題】上述した従来のＥＣＣ
を保持したメモリ制御回路は、ソフトエラー、ハードエ
ラーにかかわらず１ビットエラーが発生したら中央処理
装置に報告するかまたはビット訂正を行ってなにも報告
をしないかのどちらかの処理しか行っていなく、障害割
り込みが発生したにしてもソフトエラーの発生する可能
性がハードエラーが発生する可能性に比べて２桁程度高
く、また、ソフトエラーはビット位置より読出し時間に
依存しているため、不良のメモリ素子を特定することが
難かしく、メモリ素子を交換しても再発を防ぐことはで
きないという欠点がある。
を保持したメモリ制御回路は、ソフトエラー、ハードエ
ラーにかかわらず１ビットエラーが発生したら中央処理
装置に報告するかまたはビット訂正を行ってなにも報告
をしないかのどちらかの処理しか行っていなく、障害割
り込みが発生したにしてもソフトエラーの発生する可能
性がハードエラーが発生する可能性に比べて２桁程度高
く、また、ソフトエラーはビット位置より読出し時間に
依存しているため、不良のメモリ素子を特定することが
難かしく、メモリ素子を交換しても再発を防ぐことはで
きないという欠点がある。
【０００４】そして、中央処理装置としては１ビットエ
ラー障害報告を受けると、ログアウトを採取し、保守員
がメモリＰＫＧの交換をすることになるが、ソフトエラ
ーが発生したのにもかかわらずＰＫＧを交換するという
問題がある。
ラー障害報告を受けると、ログアウトを採取し、保守員
がメモリＰＫＧの交換をすることになるが、ソフトエラ
ーが発生したのにもかかわらずＰＫＧを交換するという
問題がある。
【０００５】また、ハードエラーは、１ビットエラーが
発生しているメモリ素子があれば、そのアドレスとその
ビットを読み出す度に１ビットエラーが固定的に発生す
るので、早く不良個所を交換しておかないと２ビットエ
ラーに波及するという欠点がある。
発生しているメモリ素子があれば、そのアドレスとその
ビットを読み出す度に１ビットエラーが固定的に発生す
るので、早く不良個所を交換しておかないと２ビットエ
ラーに波及するという欠点がある。
【０００６】本発明の目的は １ビット障害の発生した
障害アドレスと障害シンドロームを２世代においてメモ
リ３で保持し、それらを比較回路ａ１３，ｂ１４で比較
し、その結果が一致すれば、ハードエラーと判断し、Ｃ
ＰＵ１に対して障害割込みを行うことにより、上記の欠
点を解消し、ハードエラーならばＰＫＧの交換を早急に
行い、２ビットエラーの発生を未然に防と同時に、不必
要なメモリを交換しなくてすみ、保守員の作業を低減で
きるＥＣＣを保持したメモリ制御回路のハードエラー検
出方式を提供することにある。
障害アドレスと障害シンドロームを２世代においてメモ
リ３で保持し、それらを比較回路ａ１３，ｂ１４で比較
し、その結果が一致すれば、ハードエラーと判断し、Ｃ
ＰＵ１に対して障害割込みを行うことにより、上記の欠
点を解消し、ハードエラーならばＰＫＧの交換を早急に
行い、２ビットエラーの発生を未然に防と同時に、不必
要なメモリを交換しなくてすみ、保守員の作業を低減で
きるＥＣＣを保持したメモリ制御回路のハードエラー検
出方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＥＣＣを保持し
たメモリ制御回路のハードエラー検出方式は、メモリ読
出し時のメモリデータとチェックビットとにより１ビッ
トエラー発生時に１ビットエラーを修正する装置でメモ
リより読み出したデータとチェックビットにより検査符
号であるシンドロームを生成するシンドロームジェネレ
ータと、１ビットエラーが検出されると該当するエラー
ビットを検出するシンドロームデコーダと、前記シンド
ロームデコーダの情報により１ビットエラー時に該当ビ
ットの訂正を行うデータコレクタとにより構成されるＥ
ＣＣを保持したメモリ制御回路のハードエラー検出方式
において、１ビットエラーが発生した読出しアドレスを
格納する第一の格納手段と、同時に１ビットエラーが発
生した前記シンドロームデコーダの値を格納する第二の
格納手段と、前記第一、第二の格納手段により格納した
データの有効性を意味する障害アドレス及びシンドロー
ムデコーダの値を保持する第一の有効保持手段と、次に
１ビットエラーが検出されると１ビットエラーが発生し
た読出しアドレスを格納する第三の格納手段と、同時に
１ビットエラーが発生したシンドロームデコーダの値を
格納する第四の格納手段と、第三、第四の格納手段によ
り格納したデータの有効性を意味する第二の有効保持手
段と、現時点で発生した１ビットエラーと一つ前に発生
した１ビットエラーのアドレスとシンドロームデコーダ
の値とを比較するために第一と第三の格納手段で格納さ
れたアドレスを比較する第一の比較手段と、第二と第四
の格納手段で格納されたシンドロームデコーダの値を比
較する第二の比較手段とを有し、第一、第二の比較手段
により比較した結果が一致し、第一、第二の有効保持手
段のデータの有効状態が有効であった場合、中央処理装
置に割り込み信号を発生している。
たメモリ制御回路のハードエラー検出方式は、メモリ読
出し時のメモリデータとチェックビットとにより１ビッ
トエラー発生時に１ビットエラーを修正する装置でメモ
リより読み出したデータとチェックビットにより検査符
号であるシンドロームを生成するシンドロームジェネレ
ータと、１ビットエラーが検出されると該当するエラー
ビットを検出するシンドロームデコーダと、前記シンド
ロームデコーダの情報により１ビットエラー時に該当ビ
ットの訂正を行うデータコレクタとにより構成されるＥ
ＣＣを保持したメモリ制御回路のハードエラー検出方式
において、１ビットエラーが発生した読出しアドレスを
格納する第一の格納手段と、同時に１ビットエラーが発
生した前記シンドロームデコーダの値を格納する第二の
格納手段と、前記第一、第二の格納手段により格納した
データの有効性を意味する障害アドレス及びシンドロー
ムデコーダの値を保持する第一の有効保持手段と、次に
１ビットエラーが検出されると１ビットエラーが発生し
た読出しアドレスを格納する第三の格納手段と、同時に
１ビットエラーが発生したシンドロームデコーダの値を
格納する第四の格納手段と、第三、第四の格納手段によ
り格納したデータの有効性を意味する第二の有効保持手
段と、現時点で発生した１ビットエラーと一つ前に発生
した１ビットエラーのアドレスとシンドロームデコーダ
の値とを比較するために第一と第三の格納手段で格納さ
れたアドレスを比較する第一の比較手段と、第二と第四
の格納手段で格納されたシンドロームデコーダの値を比
較する第二の比較手段とを有し、第一、第二の比較手段
により比較した結果が一致し、第一、第二の有効保持手
段のデータの有効状態が有効であった場合、中央処理装
置に割り込み信号を発生している。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例のＥＣＣを保持し
たメモリ制御回路のハードエラー検出方式を説明するた
めのブロック図である。
たメモリ制御回路のハードエラー検出方式を説明するた
めのブロック図である。
【００１０】図１において、本実施例のＥＣＣを保持し
たメモリ制御回路のハードエラー検出方式を説明するた
めの構成は、ＣＰＵ１からアドレスバス１００と、デー
タバス１０１とでＥＣＣを有するメモリ制御回路と結び
付いている。
たメモリ制御回路のハードエラー検出方式を説明するた
めの構成は、ＣＰＵ１からアドレスバス１００と、デー
タバス１０１とでＥＣＣを有するメモリ制御回路と結び
付いている。
【００１１】アドレスバス１００からアドレスレジスタ
（Ａ）２に読出しアドレスが設定される。読出しアドレ
スは、メモリ（ＭＥＭ）３の読出しに使われ、読出しデ
ータは３９ビットあり、３２ビットの読出しデータと７
ビットのチェックビットとからなる。読出しデータとチ
ェックビットはシンドロームジェネレータ（ＳＧ）４に
より検査符号であるシンドローム７ビットを生成する。
シンドロームジェネレータ（ＳＧ）４で生成したシンド
ロームを該当した１ビットのエラービットを指示する。
シンドロームデコーダ（ＳＤ）５から該当した１ビット
を指示することにより、データコレクタ部（ＤＣ）６に
１ビットエラーの発生した該当ビットの訂正を行う。
（Ａ）２に読出しアドレスが設定される。読出しアドレ
スは、メモリ（ＭＥＭ）３の読出しに使われ、読出しデ
ータは３９ビットあり、３２ビットの読出しデータと７
ビットのチェックビットとからなる。読出しデータとチ
ェックビットはシンドロームジェネレータ（ＳＧ）４に
より検査符号であるシンドローム７ビットを生成する。
シンドロームジェネレータ（ＳＧ）４で生成したシンド
ロームを該当した１ビットのエラービットを指示する。
シンドロームデコーダ（ＳＤ）５から該当した１ビット
を指示することにより、データコレクタ部（ＤＣ）６に
１ビットエラーの発生した該当ビットの訂正を行う。
【００１２】電源立ち上げ後の最初の１ビットエラーが
発生したことによって障害アドレスレジスタＡａ７に障
害アドレスを設定し、また、障害シンドロームデコーダ
を障害シンドロームレジスタＳＤａ８に設定する。障害
アドレスレジスタＡａ７と障害シンドロームレジスタＳ
Ｄａ８が有効状態になったことで有効レジスタＶａ９を
論理１にする。次に有効レジスタＶａ９が、論理１にな
ったことで障害処理ルーチンが起動されて障害発生アド
レスに訂正データを再度書き込む。その後、障害発生ア
ドレスから同じデータを読み出し、その結果、メモリ１
ビット障害が発生した場合、障害アドレスレジスタＡｂ
１０に障害アドレスを設定し、また、障害シンドローム
デコーダを障害シンドロームレジスタＳＤｂ１１に設定
する。障害アドレスレジスタＡｂ１０と障害シンドロー
ムレジスタＳＤｂ１１が有効状態になったことで有効レ
ジスタＶｂ１２を論理１にする。有効レジスタＶａ９と
Ｖｂ１２が論理１になったことで論理積ａ１５が論理１
になり、障害アドレスと障害シンドロームの比較が開始
される。障害アドレスＡａ７とＡｂ１０とが比較回路ａ
１３により、また、障害シンドロームレジスタＳＤａ８
とＳＤｂ１１とが比較回路ｂ１４により比較され、電源
立ち上げ後、最初の１ビットエラーと次に発生した１ビ
ットエラーのアドレスとデータの位置を比較する。論理
積ｂ１６が論理１になった場合、障害アドレスと障害シ
ンドロームが一致したことを示し、ハードエラーが発生
した状態を保持するハードエラーレジスタ（ＨＥ）１７
が論理１に設定される。ハードエラーレジスタ（ＨＥ）
１７が設定されたことでＣＰＵ１に障害割り込みが発生
する。オペレーティグシステムに障害割り込みとして報
告され、本障害がハードエラーの可能性があり、早くメ
モリ素子を交換しないと２ビットエラーになる可能性が
あることを保守員に知らせて次の処理に移る。また、障
害アドレスと障害シンドロームが一致しない場合、有効
レジスタＶａ９、Ｖｂ１２を論理０にして次に１ビット
エラーが発生するのを待つ。次に１ビットエラーが発生
したら上記動作を再度実行し、メモリ（ＭＥＭ）３のハ
ードエラーかソフトエラーかを判断する。
発生したことによって障害アドレスレジスタＡａ７に障
害アドレスを設定し、また、障害シンドロームデコーダ
を障害シンドロームレジスタＳＤａ８に設定する。障害
アドレスレジスタＡａ７と障害シンドロームレジスタＳ
Ｄａ８が有効状態になったことで有効レジスタＶａ９を
論理１にする。次に有効レジスタＶａ９が、論理１にな
ったことで障害処理ルーチンが起動されて障害発生アド
レスに訂正データを再度書き込む。その後、障害発生ア
ドレスから同じデータを読み出し、その結果、メモリ１
ビット障害が発生した場合、障害アドレスレジスタＡｂ
１０に障害アドレスを設定し、また、障害シンドローム
デコーダを障害シンドロームレジスタＳＤｂ１１に設定
する。障害アドレスレジスタＡｂ１０と障害シンドロー
ムレジスタＳＤｂ１１が有効状態になったことで有効レ
ジスタＶｂ１２を論理１にする。有効レジスタＶａ９と
Ｖｂ１２が論理１になったことで論理積ａ１５が論理１
になり、障害アドレスと障害シンドロームの比較が開始
される。障害アドレスＡａ７とＡｂ１０とが比較回路ａ
１３により、また、障害シンドロームレジスタＳＤａ８
とＳＤｂ１１とが比較回路ｂ１４により比較され、電源
立ち上げ後、最初の１ビットエラーと次に発生した１ビ
ットエラーのアドレスとデータの位置を比較する。論理
積ｂ１６が論理１になった場合、障害アドレスと障害シ
ンドロームが一致したことを示し、ハードエラーが発生
した状態を保持するハードエラーレジスタ（ＨＥ）１７
が論理１に設定される。ハードエラーレジスタ（ＨＥ）
１７が設定されたことでＣＰＵ１に障害割り込みが発生
する。オペレーティグシステムに障害割り込みとして報
告され、本障害がハードエラーの可能性があり、早くメ
モリ素子を交換しないと２ビットエラーになる可能性が
あることを保守員に知らせて次の処理に移る。また、障
害アドレスと障害シンドロームが一致しない場合、有効
レジスタＶａ９、Ｖｂ１２を論理０にして次に１ビット
エラーが発生するのを待つ。次に１ビットエラーが発生
したら上記動作を再度実行し、メモリ（ＭＥＭ）３のハ
ードエラーかソフトエラーかを判断する。
【００１３】次に、本実施例のＥＣＣを保持したメモリ
制御回路のハードエラー検出方式の動作について図面を
参照して説明する。
制御回路のハードエラー検出方式の動作について図面を
参照して説明する。
【００１４】図２は本実施例のＥＣＣを保持したメモリ
制御回路のハードエラー検出方式の動作を示すフローチ
ャートである。
制御回路のハードエラー検出方式の動作を示すフローチ
ャートである。
【００１５】ここで、ＣＰＵの動作、ＥＣＣのＨＷ回路
動作、動作概要にわけて説明する。
動作、動作概要にわけて説明する。
【００１６】図１、図２において、第１フェーズでは
ＣＰＵ１がリード動作を行った時、１ビットエラーが発
生したらＥＣＣのＨＷ回路動作としては、障害アドレス
Ａａ７に障害アドレスをセット、障害シンドロームレジ
スタＳＤａ８にシンドロームデコーダをセット、有効レ
ジスタＶａ９に有効状態のセットを行う。そして、１ビ
ットエラーが発生したので、第２フェーズでは、同じ障
害アドレスに、同じ障害データをメモリ（ＭＥＭ）３に
書き込む。第３フェーズでは、再度障害アドレスからデ
ータを読み出す。その結果、１ビットエラーが発生した
らＥＣＣのＨＷ回路動作としては、障害アドレスＡｂ１
０に障害アドレスをセット、障害シンドロームレジスタ
ＳＤｂ１１にシンドロームデコーダをセット、有効レジ
スタＶｂ１２に有効状態のセットを行う。第４フェーズ
では、有効レジスタＶａ９，Ｖｂ１２の有効状態、か
つ、障害アドレスＡａ７、Ａｂ１０の障害アドレスの一
致、かつ、障害シンドロームレジスタＳＤａ８，ＳＤｂ
１１のシンドロームデコーダの一致を確認する。一致し
たらハードエラーレジスタ（ＨＥ）１７を論理１にして
ＣＰＵ１にメモリ（ＭＥＭ）３のハードエラーが発生し
たことを報告する。
ＣＰＵ１がリード動作を行った時、１ビットエラーが発
生したらＥＣＣのＨＷ回路動作としては、障害アドレス
Ａａ７に障害アドレスをセット、障害シンドロームレジ
スタＳＤａ８にシンドロームデコーダをセット、有効レ
ジスタＶａ９に有効状態のセットを行う。そして、１ビ
ットエラーが発生したので、第２フェーズでは、同じ障
害アドレスに、同じ障害データをメモリ（ＭＥＭ）３に
書き込む。第３フェーズでは、再度障害アドレスからデ
ータを読み出す。その結果、１ビットエラーが発生した
らＥＣＣのＨＷ回路動作としては、障害アドレスＡｂ１
０に障害アドレスをセット、障害シンドロームレジスタ
ＳＤｂ１１にシンドロームデコーダをセット、有効レジ
スタＶｂ１２に有効状態のセットを行う。第４フェーズ
では、有効レジスタＶａ９，Ｖｂ１２の有効状態、か
つ、障害アドレスＡａ７、Ａｂ１０の障害アドレスの一
致、かつ、障害シンドロームレジスタＳＤａ８，ＳＤｂ
１１のシンドロームデコーダの一致を確認する。一致し
たらハードエラーレジスタ（ＨＥ）１７を論理１にして
ＣＰＵ１にメモリ（ＭＥＭ）３のハードエラーが発生し
たことを報告する。
【００１７】
【発明の効果】以上説明したように、本発明のＥＣＣを
保持したメモリ制御回路のハードエラー検出方式は、ソ
フトエラーかハードエラーかを判断する制御論理をＥＣ
Ｃ回路に有し、ハードエラーだけが発生したとき、メモ
リ交換を行うことにより、不必要なメモリの交換作業を
しなくてもよくなり、保守上非常に効果的である。
保持したメモリ制御回路のハードエラー検出方式は、ソ
フトエラーかハードエラーかを判断する制御論理をＥＣ
Ｃ回路に有し、ハードエラーだけが発生したとき、メモ
リ交換を行うことにより、不必要なメモリの交換作業を
しなくてもよくなり、保守上非常に効果的である。
【図１】本発明の一実施例のＥＣＣを保持したメモリ制
御回路のハードエラー検出方式を説明するためのブロッ
ク図である。
御回路のハードエラー検出方式を説明するためのブロッ
ク図である。
【図２】本実施例のＥＣＣを保持したメモリ制御回路の
ハードエラー検出方式の動作を示すフローチャートであ
る。
ハードエラー検出方式の動作を示すフローチャートであ
る。
１ ＣＰＵ（中央処理装置） ２ アドレスレジスタ（Ａ） ３ メモリ（ＭＥＭ） ４ シンドロームジェネレータ（ＳＧ） ５ シンドロームデコーダ（ＳＤ） ６ データコレクタ（ＤＣ） ７ 障害アドレスレジスタＡａ ８ 障害シンドロームデコーダＳＤａ ９ 有効レジスタＶａ １０ 障害アドレスレジスタＡｂ １１ 障害シンドロームデコーダＳＤｂ １２ 有効レジスタＶａ １３ 比較回路ａ １４ 比較回路ｂ １５ 論理積ａ １６ 論理積ｂ １７ ハードエラーレジスタ（ＨＥ）
Claims (1)
- 【請求項１】 メモリ読出し時のメモリデータとチェッ
クビットとにより１ビットエラー発生時に１ビットエラ
ーを修正する装置でメモリより読み出したデータとチェ
ックビットにより検査符号であるシンドロームを生成す
るシンドロームジェネレータと、１ビットエラーが検出
されると該当するエラービットを検出するシンドローム
デコーダと、前記シンドロームデコーダの情報により１
ビットエラー時に該当ビットの訂正を行うデータコレク
タとにより構成されるＥＣＣ（エラーコレクションコー
ド）を保持したメモリ制御回路のハードエラー検出方式
において、 １ビットエラーが発生した読出しアドレスを格納する第
一の格納手段と、同時に１ビットエラーが発生した前記
シンドロームデコーダの値を格納する第二の格納手段
と、前記第一、第二の格納手段により格納したデータの
有効性を意味する障害アドレス及び前記シンドロームデ
コーダの値を保持する第一の有効保持手段と、次に１ビ
ットエラーが検出されると１ビットエラーが発生した読
出しアドレスを格納する第三の格納手段と、同時に１ビ
ットエラーが発生したシンドロームデコーダの値を格納
する第四の格納手段と、前記第三、第四の格納手段によ
り格納したデータの有効性を意味する第二の有効保持手
段と、現時点で発生した１ビットエラーと一つ前に発生
した１ビットエラーのアドレスとシンドロームデコーダ
の値とを比較するために前記第一と第三の格納手段で格
納されたアドレスを比較する第一の比較手段と、前記第
二と第四の格納手段で格納されたシンドロームデコーダ
の値を比較する第二の比較手段とを有し、前記第一、第
二の比較手段により比較した結果が一致し、前記第一、
第二の有効保持手段のデータの有効状態が有効であった
場合、中央処理装置に割り込み信号を発生することを特
徴とするＥＣＣを保持したメモリ制御回路のハードエラ
ー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029380A JPH05225077A (ja) | 1992-02-17 | 1992-02-17 | Ｅｃｃを保持したメモリ制御回路のハードエラー検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029380A JPH05225077A (ja) | 1992-02-17 | 1992-02-17 | Ｅｃｃを保持したメモリ制御回路のハードエラー検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225077A true JPH05225077A (ja) | 1993-09-03 |
Family
ID=12274541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029380A Withdrawn JPH05225077A (ja) | 1992-02-17 | 1992-02-17 | Ｅｃｃを保持したメモリ制御回路のハードエラー検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225077A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015011385A (ja) * | 2013-06-26 | 2015-01-19 | 富士通セミコンダクター株式会社 | 監視回路、半導体装置およびメモリの監視方法 |
| JP2019509575A (ja) * | 2016-03-23 | 2019-04-04 | エイアールエム リミテッド | プログラム・ループ制御 |
| JP2020042398A (ja) * | 2018-09-07 | 2020-03-19 | ルネサスエレクトロニクス株式会社 | 半導体装置及び解析システム |
| US11321166B2 (en) | 2019-10-03 | 2022-05-03 | Fanuc Corporation | Device for determining soft error occurred in a memory having stacked layers, and computer readable medium storing program thereon for determining the soft error |
-
1992
- 1992-02-17 JP JP4029380A patent/JPH05225077A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015011385A (ja) * | 2013-06-26 | 2015-01-19 | 富士通セミコンダクター株式会社 | 監視回路、半導体装置およびメモリの監視方法 |
| JP2019509575A (ja) * | 2016-03-23 | 2019-04-04 | エイアールエム リミテッド | プログラム・ループ制御 |
| JP2020042398A (ja) * | 2018-09-07 | 2020-03-19 | ルネサスエレクトロニクス株式会社 | 半導体装置及び解析システム |
| US11321166B2 (en) | 2019-10-03 | 2022-05-03 | Fanuc Corporation | Device for determining soft error occurred in a memory having stacked layers, and computer readable medium storing program thereon for determining the soft error |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |