JPH01292550A - 誤り検出回路 - Google Patents
誤り検出回路Info
- Publication number
- JPH01292550A JPH01292550A JP63122106A JP12210688A JPH01292550A JP H01292550 A JPH01292550 A JP H01292550A JP 63122106 A JP63122106 A JP 63122106A JP 12210688 A JP12210688 A JP 12210688A JP H01292550 A JPH01292550 A JP H01292550A
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- JP
- Japan
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- address
- circuit
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- memory array
- information
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 18
- 208000011580 syndromic disease Diseases 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置の誤り検出回路に関し、特にアドレス
についての障害が起きたときに障害箇所の判別を可能と
してなる誤り検出回路に関する。
についての障害が起きたときに障害箇所の判別を可能と
してなる誤り検出回路に関する。
この種の記憶装置は、情報を記憶するメモリアレイと、
アドレスデータからメモリアレイの実アドレスを書込・
続出時に指定するアドレス回路とから構成されており、
かつ信頼性を向上させるためにエラー検出・訂正回路を
設けているのが一般的である。
アドレスデータからメモリアレイの実アドレスを書込・
続出時に指定するアドレス回路とから構成されており、
かつ信頼性を向上させるためにエラー検出・訂正回路を
設けているのが一般的である。
かかるエラー検出・訂正回路は、通常、１ビツト訂正、
２ビツト工ラー検出符号方式のものが広く用いられてい
る。このエラー検出・訂正回路によれば、記憶装置の記
憶素子の一部障害は救済され、また記憶素子の２ビツト
エラーは完全に検出されるものの、アドレス情報の障害
に起因するデータ誤りに対しては検出能力がない。この
ため、データ情報にアドレス情報を加えてチェックビッ
トを発生させることにより、アドレス情報に対するエラ
ー検出能力を持たせた記憶装置が提案されている。
２ビツト工ラー検出符号方式のものが広く用いられてい
る。このエラー検出・訂正回路によれば、記憶装置の記
憶素子の一部障害は救済され、また記憶素子の２ビツト
エラーは完全に検出されるものの、アドレス情報の障害
に起因するデータ誤りに対しては検出能力がない。この
ため、データ情報にアドレス情報を加えてチェックビッ
トを発生させることにより、アドレス情報に対するエラ
ー検出能力を持たせた記憶装置が提案されている。
しかしながら、このようなライトデータとアドレス情報
とからチェックビットを発生してエラー検出・訂正がで
きる記憶装置は、アドレスについての障害が起きたとき
に、エラーの検出をすることができるものの、障害箇所
の判別を局所化することが困難であるという欠点がある
。
とからチェックビットを発生してエラー検出・訂正がで
きる記憶装置は、アドレスについての障害が起きたとき
に、エラーの検出をすることができるものの、障害箇所
の判別を局所化することが困難であるという欠点がある
。
本発明は上述した課題を解決するためになされたもので
、アドレスについての障害が起きたときに障害箇所の判
別を可能としてなる誤り検出回路を提供することを目的
とする。
、アドレスについての障害が起きたときに障害箇所の判
別を可能としてなる誤り検出回路を提供することを目的
とする。
上記目的を達成するために、本発明の誤り検出回路は、
情報を記憶するメモリアレイと、アドレスデータからメ
モリアレイの実アドレスを指定するアドレス回路とから
なる記憶装置において、前記したアドレス回路は前記し
たアドレスデータを基にアドレス情報とアドレス情報パ
リティとを発生する構成とし、書込動作時にライトデー
タと前記したアドレス情報とからチェックビットを発生
し、このチェックビットとライトデータとアドレス情報
とを前記したメモリアレイに記憶させる構成とした第１
手段と、読出動作時に前記したメモリアレイから読み出
したリードデータ、チェックビット、書込アドレス情報
と、前記したアドレス回路からのアドレス情報、アドレ
ス情報パリティとを取り込み、アドレスエラー、アドレ
ス比較エラー、アドレスパリティエラーの検査を行う構
成とした第２手段とを備えてなることを特徴とするもの
である。
情報を記憶するメモリアレイと、アドレスデータからメ
モリアレイの実アドレスを指定するアドレス回路とから
なる記憶装置において、前記したアドレス回路は前記し
たアドレスデータを基にアドレス情報とアドレス情報パ
リティとを発生する構成とし、書込動作時にライトデー
タと前記したアドレス情報とからチェックビットを発生
し、このチェックビットとライトデータとアドレス情報
とを前記したメモリアレイに記憶させる構成とした第１
手段と、読出動作時に前記したメモリアレイから読み出
したリードデータ、チェックビット、書込アドレス情報
と、前記したアドレス回路からのアドレス情報、アドレ
ス情報パリティとを取り込み、アドレスエラー、アドレ
ス比較エラー、アドレスパリティエラーの検査を行う構
成とした第２手段とを備えてなることを特徴とするもの
である。
上記発明の誤り検出回路によれば、前記した発生のチェ
ックビットとライトデータとアドレス情報とを前記した
メモリアレイに記憶させておき、読出動作時に前記した
メモリアレイから読み出したチェックビットとライトデ
ータとアドレス情報と、前記した書込回路からのアドレ
ス情報、アドレス情報パリティとを基にアドレス情報の
障害箇所を特定することができるようにしたので、アド
レス情報の障害箇所を局所化することができる。
ックビットとライトデータとアドレス情報とを前記した
メモリアレイに記憶させておき、読出動作時に前記した
メモリアレイから読み出したチェックビットとライトデ
ータとアドレス情報と、前記した書込回路からのアドレ
ス情報、アドレス情報パリティとを基にアドレス情報の
障害箇所を特定することができるようにしたので、アド
レス情報の障害箇所を局所化することができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の誤り検出回路の一実施例を示すブロッ
ク図である。
ク図である。
第１図に示す誤り検出回路の実施例は次のように構成さ
れている。すなわち、メモリアレイ２は情報を記憶でき
るように構成されている。メモリアレイ２に接続された
アドレス回路４は、与えられたアドレスデータＡＤから
メモリアレイ２の実アドレスを指定するとともに、アド
レスデータΔＤを基にアドレス情報ＡＩとアドレス情報
パリティＡＰとを発生する構成となっている。また、メ
モリアレイ２には、書込動作時に使用される第１手段６
と、読出動作時に使用される第２手段８とが接続されて
おり、これら第１手段６、第２手段８の作用によりアド
レス情報の障害箇所を局所化することができるようにな
っている。
れている。すなわち、メモリアレイ２は情報を記憶でき
るように構成されている。メモリアレイ２に接続された
アドレス回路４は、与えられたアドレスデータＡＤから
メモリアレイ２の実アドレスを指定するとともに、アド
レスデータΔＤを基にアドレス情報ＡＩとアドレス情報
パリティＡＰとを発生する構成となっている。また、メ
モリアレイ２には、書込動作時に使用される第１手段６
と、読出動作時に使用される第２手段８とが接続されて
おり、これら第１手段６、第２手段８の作用によりアド
レス情報の障害箇所を局所化することができるようにな
っている。
かかる第１手段６は、書込動作時に、ライトデータＷＤ
とアドレス情報ＡＩとをチェックビット発生回路６０に
取り込み、このチェックビット発生回路６０にてチエツ
クピッ）ＣＢを発生し、このチェックビットＣＢとライ
トデータＷＤとアドレス情報ＡＩとをメモリアレイ２に
記憶させる構成としである。
とアドレス情報ＡＩとをチェックビット発生回路６０に
取り込み、このチェックビット発生回路６０にてチエツ
クピッ）ＣＢを発生し、このチェックビットＣＢとライ
トデータＷＤとアドレス情報ＡＩとをメモリアレイ２に
記憶させる構成としである。
第２手段８は、読出動作時に、メモリアレイ２から読み
出したリードテ゛−りＲＤ、チエツクピッ）ＣＢ、書込
済アドレス情報ＡＩ’とを取り込みシンドロームＳｙを
発生させるシンドローム発生回路８０と、このシンドロ
ーム発生回路８０からノシンドロームＳｙからアドレス
エラーＡＤＥを検出するエラー検出回路８１と、メモリ
アレイ２から読み出しだ書込済アドレス情報ＡＩ’とア
ドレス回路４からのアドレス情報ＡＩとを取り込んでア
ドレス比較エラーＡＣＥを検出する比較回路８２と、ア
ドレス回路４からのアドレス情報ＡＩ。
出したリードテ゛−りＲＤ、チエツクピッ）ＣＢ、書込
済アドレス情報ＡＩ’とを取り込みシンドロームＳｙを
発生させるシンドローム発生回路８０と、このシンドロ
ーム発生回路８０からノシンドロームＳｙからアドレス
エラーＡＤＥを検出するエラー検出回路８１と、メモリ
アレイ２から読み出しだ書込済アドレス情報ＡＩ’とア
ドレス回路４からのアドレス情報ＡＩとを取り込んでア
ドレス比較エラーＡＣＥを検出する比較回路８２と、ア
ドレス回路４からのアドレス情報ＡＩ。
アドレス情報パリティＡＰとを取り込んでアドレスパリ
ティエラー八ＰＥを検出するパリティチエツク回路８３
とから構成される装置 かかる実施例の誤り検出回路についてその動作を説明す
る。
ティエラー八ＰＥを検出するパリティチエツク回路８３
とから構成される装置 かかる実施例の誤り検出回路についてその動作を説明す
る。
まず、書込要求があると、アドレスデータＡＤがアドレ
ス回路４に入力される。すると、アドレス回路４は、ア
ドレスの指定をするとともに、アドレス情報ＡＩを出力
する。このアドレス情報ＡＩは、チェックビット発生回
路６０に入力される。
ス回路４に入力される。すると、アドレス回路４は、ア
ドレスの指定をするとともに、アドレス情報ＡＩを出力
する。このアドレス情報ＡＩは、チェックビット発生回
路６０に入力される。
このチェックビット発生回路６０にはライトデータＷＤ
が人力される。そして、この第１手段６のチェックビッ
ト発生回路６０において、ライトデータＷＤと、アドレ
ス情報Δ■とからチェックビットＣＢが発生する。ライ
トデータＷＤと、チェックビットＣＢと、アドレス情報
Δ１とは、メモリアレイ２に、アドレス回路４で指定さ
れた実アドレスに格納される。
が人力される。そして、この第１手段６のチェックビッ
ト発生回路６０において、ライトデータＷＤと、アドレ
ス情報Δ■とからチェックビットＣＢが発生する。ライ
トデータＷＤと、チェックビットＣＢと、アドレス情報
Δ１とは、メモリアレイ２に、アドレス回路４で指定さ
れた実アドレスに格納される。
次に、読出要求があると、アドレス回路４にアドレスデ
ータΔＤが人力され、アドレス回路４は、メモリアレイ
２の実アドレスを指定するとともに、アドレス情報ＡＩ
と、アドレス情報パリティＡＰとを出力する。また、メ
モリアレイ２からは、アドレス回路４により指定された
アドレスからリードデータＲＤ、チェックビットＣＢ、
書込済アドレス情報ＡＩ’が読み出され、第２手段８の
シンドローム発生回路８０に転送する。このとき、アド
レス回路４から出力される読出アドレス情報Δ■と読出
アドレス情報パリティＡＰとは、第２手段８のパリティ
チエツク回路８３に入力される。
ータΔＤが人力され、アドレス回路４は、メモリアレイ
２の実アドレスを指定するとともに、アドレス情報ＡＩ
と、アドレス情報パリティＡＰとを出力する。また、メ
モリアレイ２からは、アドレス回路４により指定された
アドレスからリードデータＲＤ、チェックビットＣＢ、
書込済アドレス情報ＡＩ’が読み出され、第２手段８の
シンドローム発生回路８０に転送する。このとき、アド
レス回路４から出力される読出アドレス情報Δ■と読出
アドレス情報パリティＡＰとは、第２手段８のパリティ
チエツク回路８３に入力される。
このパリティチエツク回路８３は、パリティ検査を行な
い、障害があるとアドレスパリティエラー八ＰＥを出力
する。
い、障害があるとアドレスパリティエラー八ＰＥを出力
する。
また、アドレス回路４から出力されたアドレス情報ＡＩ
と、メモリアレイ２から読み出しだ書込済アドレス情報
ＡＩ’とは、第２手段８の比較回路８２に入力されて、
この比較回路８２において検査される。ここで、比較回
路８２は、両者が不一致のときに、アドレス比較エラー
ＡＣＥを出力する。
と、メモリアレイ２から読み出しだ書込済アドレス情報
ＡＩ’とは、第２手段８の比較回路８２に入力されて、
この比較回路８２において検査される。ここで、比較回
路８２は、両者が不一致のときに、アドレス比較エラー
ＡＣＥを出力する。
さらに、シンドローム発生回路８０から出力されたシン
ドロームＳｙは、エラー検出回路８１に入力される。こ
のエラー検出回路８１は、シンドロームＳｙを基にエラ
ーの検査を行い、アドレスエラーが起きたときにアドレ
スエラーＡＤＥを出力する。
ドロームＳｙは、エラー検出回路８１に入力される。こ
のエラー検出回路８１は、シンドロームＳｙを基にエラ
ーの検査を行い、アドレスエラーが起きたときにアドレ
スエラーＡＤＥを出力する。
このようにアドレスエラーＡＤＥ、アドレス比較エラー
ＡＣＥ、アドレスパリティエラーＡＰＥの３種類のエラ
ー情報の結果を調べることにより、第１表のように障害
箇所の局所が可能となる。
ＡＣＥ、アドレスパリティエラーＡＰＥの３種類のエラ
ー情報の結果を調べることにより、第１表のように障害
箇所の局所が可能となる。
第１表
ここで、例えば、アドレスパリティエラーＡＰＥが未検
出＜ ” ｏ ” ＞で、アドレス比較エラーＡＣＥが
検出（１”）されたとき、メモリアレイ２から出力され
ている書込済アドレス情報ＡＩ’に障害が起きているこ
とが予想され、かつ前記した場合とアドレスエラーＡＤ
Ｅが検出（１”）されるときではメモリアレイ２で障害
が起きたことが判明し、アドレスエラーＡＤ’Ｅが未検
出の場合ではアドレス回路４に障害が発生したことが判
明する。なお、多重障害は、確立的に非常に低くなる。
出＜ ” ｏ ” ＞で、アドレス比較エラーＡＣＥが
検出（１”）されたとき、メモリアレイ２から出力され
ている書込済アドレス情報ＡＩ’に障害が起きているこ
とが予想され、かつ前記した場合とアドレスエラーＡＤ
Ｅが検出（１”）されるときではメモリアレイ２で障害
が起きたことが判明し、アドレスエラーＡＤ’Ｅが未検
出の場合ではアドレス回路４に障害が発生したことが判
明する。なお、多重障害は、確立的に非常に低くなる。
このように本実施例は、書込動作においてチェックビッ
トＣＢ、ライトデータＷＤ、アドレス情報ＡＩとともに
メモリアレイ２に書き込み、読出動作においてメモリア
レイ２から出力されるリードデータ’ＲＤ、チェックビ
ットＣＢ、書込済アドレス情報ＡＩ’を用いてシンドロ
ームＳｙを発生させてこれをもって誤り検査を行うとと
もに、書込済アドレス情報ＡＩ’とアドレス情報ＡＩと
からアドレス比較エラー、アドレス情報ＡＩ、アドレス
情報パリティＡＰからアドレスパリティエラーを検出す
るようにしたので、アドレス情報ＡＩの障害箇所の判別
を局所化できることができる。
トＣＢ、ライトデータＷＤ、アドレス情報ＡＩとともに
メモリアレイ２に書き込み、読出動作においてメモリア
レイ２から出力されるリードデータ’ＲＤ、チェックビ
ットＣＢ、書込済アドレス情報ＡＩ’を用いてシンドロ
ームＳｙを発生させてこれをもって誤り検査を行うとと
もに、書込済アドレス情報ＡＩ’とアドレス情報ＡＩと
からアドレス比較エラー、アドレス情報ＡＩ、アドレス
情報パリティＡＰからアドレスパリティエラーを検出す
るようにしたので、アドレス情報ＡＩの障害箇所の判別
を局所化できることができる。
以上説胡したように本発明は、書込動作時にチエツクビ
ット、ライトデータ、アドレス情報とともにメモリアレ
イに書き込み、読出動作時にメモリアレイから読み出し
たリードデータ、チエツクビット、書込済アドレス情報
を用いるとともに、アドレス情報と、アドレス情報パリ
ティとから各種のエラーを検出するようにしたので、ア
ドレス情報の障害箇所の判別を局所化できることができ
るという効果がある。
ット、ライトデータ、アドレス情報とともにメモリアレ
イに書き込み、読出動作時にメモリアレイから読み出し
たリードデータ、チエツクビット、書込済アドレス情報
を用いるとともに、アドレス情報と、アドレス情報パリ
ティとから各種のエラーを検出するようにしたので、ア
ドレス情報の障害箇所の判別を局所化できることができ
るという効果がある。
第１図は本発明の実施例を示すブロック図である。
２・・・・・・メモリアレイ、
４・・・・・・アドレス回路、
６・・・・・・第１手段、
８・・・・・・第２手段、
６０・・・・・・チエツクビット発生回路、８０・・・
・・シンドローム発生回路、８１・・・・・・エラー検
出回路、 ８２・・・・・・比較回路、 ８３・・・・・・パリティチエツク回路。 出願人 日本電気株式会社甲府日本電気株
式会社
・・シンドローム発生回路、８１・・・・・・エラー検
出回路、 ８２・・・・・・比較回路、 ８３・・・・・・パリティチエツク回路。 出願人 日本電気株式会社甲府日本電気株
式会社
Claims (1)
- 情報を記憶するメモリアレイと、アドレスデータから
メモリアレイの実アドレスを指定するアドレス回路とか
らなる記憶装置において、前記アドレス回路は前記アド
レスデータを基にアドレス情報とアドレス情報パリティ
とを発生する構成とし、書込動作時にライトデータと前
記アドレス情報とからチェックビットを発生し、このチ
ェックビットとライトデータとアドレス情報とを前記メ
モリアレイに記憶させる構成とした第１手段と、読出動
作時に前記メモリアレイから読み出したリードデータ、
チェックビットおよび書込アドレス情報と、前記アドレ
ス回路からのアドレス情報およびアドレス情報パリティ
とを取り込み、アドレスエラー、アドレス比較エラーお
よびアドレスパリティエラーの検査を行う構成とした第
２手段とを備えてなることを特徴とする誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122106A JPH01292550A (ja) | 1988-05-20 | 1988-05-20 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122106A JPH01292550A (ja) | 1988-05-20 | 1988-05-20 | 誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292550A true JPH01292550A (ja) | 1989-11-24 |
Family
ID=14827791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122106A Pending JPH01292550A (ja) | 1988-05-20 | 1988-05-20 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01292550A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222180A (ja) * | 1990-01-25 | 1991-10-01 | Nec Corp | 大容量半導体記憶装置 |
| JPH03256149A (ja) * | 1990-03-07 | 1991-11-14 | Zexel Corp | 故障情報記憶装置 |
| US6073267A (en) * | 1996-09-25 | 2000-06-06 | Nec Corporation | Semiconductor integrated circuit with error detecting circuit |
| JP2008123623A (ja) * | 2006-11-14 | 2008-05-29 | Yokogawa Electric Corp | メモリ試験装置 |
| GB2542214A (en) * | 2015-11-11 | 2017-03-15 | Imagination Tech Ltd | Hardware monitor to verify memory units |
-
1988
- 1988-05-20 JP JP63122106A patent/JPH01292550A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222180A (ja) * | 1990-01-25 | 1991-10-01 | Nec Corp | 大容量半導体記憶装置 |
| JPH03256149A (ja) * | 1990-03-07 | 1991-11-14 | Zexel Corp | 故障情報記憶装置 |
| US6073267A (en) * | 1996-09-25 | 2000-06-06 | Nec Corporation | Semiconductor integrated circuit with error detecting circuit |
| JP2008123623A (ja) * | 2006-11-14 | 2008-05-29 | Yokogawa Electric Corp | メモリ試験装置 |
| GB2542214A (en) * | 2015-11-11 | 2017-03-15 | Imagination Tech Ltd | Hardware monitor to verify memory units |
| GB2542214B (en) * | 2015-11-11 | 2019-08-28 | Imagination Tech Ltd | Hardware monitor to verify memory units |
| US10580511B2 (en) | 2015-11-11 | 2020-03-03 | Imagination Technologies Limited | Hardware monitor to verify memory units |
| US11250927B2 (en) | 2015-11-11 | 2022-02-15 | Imagination Technologies Limited | Formal verification tool to verify hardware design of memory unit |
| US11948652B2 (en) | 2015-11-11 | 2024-04-02 | Imagination Technologies Limited | Formal verification tool to verify hardware design of memory unit |
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