JPS61253564A

JPS61253564A - 記憶装置

Info

Publication number: JPS61253564A
Application number: JP60094840A
Authority: JP
Inventors: Takumi Saito; 巧斉藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-05-02
Filing date: 1985-05-02
Publication date: 1986-11-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は電子計算機の主記憶装置に関し、特に符号誤
り発生時の処理に関するものである。

〔従来の技術〕

第２図は従来の装置を示すブロック図であって、（１）
は主記憶装置（一般的には記憶部）、（２）は主記憶制
御装置、（３）はアドレス線、（４）はアドレス制御・
部、（５）は書込みデータ線、（６）ｔ１読出しデータ
線、（７）は誤り検出符号生成部（以下生成部と略記す
る）、１８）は生成部（７）Ｋよって生成されたチェッ
クビットの書込み線、（９）はチェックビットの読出し
線、（１Ｇ　）は誤りを検出し訂正する検出部、（１１
）は、書込むべきデータを送出し、読出したデータを処
理するデータ制御部である。

次に第２図に示す装置の動作について説明する。

書込みの場合はイ）アドレス制御部（４）によシ生成されたアドレスが
、アドレス線（３）によって主記憶装置（１）に送られ
る。

（０）　　データ制御部（１１）から書込むべきデータ
が送出され、書込みデータ線（５）により主記憶装置（
１）に送られる。

（ハ）書込みデータ線（５）上のデータは同時に生成部
（７）に送られ此処で当該データに対するチェックビッ
トが生成される。ここでいうチェックビットは当該デー
タに符号誤りがあるか否かを検査し、場合によってはそ
の符号誤りを訂正することができるように上記データに
付加される冗長ビットを意味し、たとえば１データ中１
ビツトの符号誤りは自動的に訂正することができ、１デ
一タ中２ビツト以上の符号誤りは訂正することはできな
いが誤りがあることを検出できるようなチェックビット
等である。チェックビットはチェックビット書込み線（
８）によシ主記憶装置（１）へ送られる。

に）主記憶装置（１）ではアドレス線（３）上のアドレ
スで示されるアドレス位置へ書込みデータ線（５）及び
チェックビット書込み線（８）上のデータを書込む。

また、読出しの場合は（ホ）　上記イ）項と同様にアドレスの転送が行われる
。

（へ）アドレス線（３）上のアドレスで示されるアドレ
ス位置のデータ及びチェックビットがそれぞれ読出しデ
ータ線（６）及びチェックビットがそれぞれ（９）に送
出される。

（ト）検出部（１０）は読出したデータとチェックビッ
トとにより符号誤りを検査し、誤りがない場合はそのま
＼、訂正可能な誤りがあった場合は誤りを訂正した上で
そのデータをデータ制御部（１１）から出力する。

（ト）上記（ト）項の検査で訂正不能な誤りが検出され
た場合は、同一データの再読出し及び再検査（すなわち
再試行）が行われる。

（す）主記憶装置（１）の障害が一時的でない場合は上
記（イ）項の再試行によっても依然として訂正不能なデ
ータが続出され、あらかじめ定め九回数の再試行の後シ
ステム・ダウンとなる。

〔発明が解決しようとする問題点〕

従来の装置は以上のように動作するので、訂正不能誤り
発生時には、その主記憶装置を使用してデータ処理を継
続してゆくことができなくなるという問題があシ、この
問題を解決する次めには主記憶装置を２重系にする等、
実現にコストがかかる処置を必要とするという問題があ
り九。

この発明は上記のような問題点を解決するためになされ
たもので、訂正不能誤りがあった場合のシステム・ダウ
ンを避けることができる記憶装置を提供することを目的
としている。

〔問題点を解決する次めの手段〕

この発明では訂正不能誤りを発生する主記憶装置のアド
レスを記憶し、このアドレスへのデータは主記憶装置に
書込むことなく障害回復用レジスタに書込みこのレジス
タから読出すようにした。

〔作用〕

主記憶装置内の障害がある部分が障害回復用レジスタに
よって代換され、見かけ上その障害が復旧されたことに
なる。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同一部分を示し、（２１）は障害アドレ
スレジスタ（以下レジスタと略記する）、（２２）は比
較部、（２３）は障害回復用レジスタ、（２４）は比較
器（２２）の出力によって制御され、障害回復用レジス
タ（２３）を制御する制御部である。

主記憶装置（１）から読出したデータに訂正不能誤りが
ない場合は、第１図に示す装置の動作は＠２図に示す装
置の動作と同様である。

第２図に示す装置の動作について説明した上記（ト）項
の後ヌ）（ト）項の再試行により復旧しないときはデータ制
御部（１１）からの制御により、その時点でアドレス線
（３）上に出力されているアドレス（すなわち主記憶装
置（１）に障害のある障害アドレス）ｆｔレジスタ（２
１）に書込む。この書込みが終るとレジスタ（２１）の
内容が有効であることを制御部（２４）の内部で記憶す
る。

９１　　主記憶装置（１）への書込みに際し、比較器（
２２）においてアドレス線（３）上のアドレスとレジス
タ（２１）の内容とが一致すると、制御部（２４）から
の制御で書込みデータ線（５）及びチェックビットの書
込み線（８）上のデータを障害回復用レジスタ（２３）
に書込む。

ヲ）主記憶装置（１）からの読出しに際し、比較器（２
２）においてアドレス線（３）上のアドレスとレジスタ
（２１）の内容とが一致すると、制御部（２４）からの
制御で主記憶装置（１）からの読出しを禁止し、その代
りに障害回復用レジスタ（２３）の内容を読出しデータ
線（６）及びチェックビットの読出し線（９）に出力す
る。

ワ）　第２図の動作について説明した（ト）項の動作を
実行する。

なお、第１図に示す実施例では障害アドレスレジスタ（
２１）　、比較器（２２）及び障害回復用レジスタ（２
３）ｔ−１組だけ備えている例について説明したが、こ
れらを複数組備えておれば障害回復能力を更に向上する
ことができる。

また、この発明は主記憶装置を例にして説明したが、一
般的な記憶装置に適用できることは申すまでもない。

〔発明の詳細な説明〕

以上のようにこの発明によれば、主記憶装置内に障害の
発生している部分の機能を代行する回路を主記憶制御装
置内に付加したので、訂正不能な障害が発生する場合に
もシステム・ダウンとせずに処理を続行させることがで
きる。

【図面の簡単な説明】第１図はこの発明の一実施例を示すブロック図、第２図
は従来の装置を示すブロック図である。（１）は主記憶装置、（２）はアドレス制御部、（７１
は誤り検出符号生成部、（１０）は検出部、（１１）は
データ制御部、（２１）は障害アドレスレジスタ、（２
２）は比較器、（２３）は障害回復レジスタである。尚、各図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】書込みと読出しとが可能な記憶部、この記憶部に書込むべきデータを送出するデータ制御部
、上記データを書込むべき記憶部のアドレスを生成するア
ドレス制御部、上記データに対し誤りを検査するためのチェックビット
を生成する誤り検出符号生成部、上記データとそのデータに対するチェックビットとを当
該データを書込むべき記憶部のアドレス位置に書込む手
段、上記記憶部の任意のアドレス位置のデータ及びそのデー
タに対応するチェックビットを読出す手段、こうして読出したデータとチェックビットとにより符号
誤りを検査する検出部、この検出部の検査により訂正不能な符号誤りが検出され
た場合、その誤りが検出されたデータのアドレスを格納
する障害アドレスレジスタ、上記アドレス制御部から上
記記憶部に与えられるアドレスを上記障害アドレスレジ
スタの内容と比較する比較器、上記記憶部へのデータ書込みに際し上記比較器において
一致が検出されたときは、上記記憶部へ書込むべきデー
タを障害回復用レジスタに書込み、上記記憶部からのデ
ータ読出しに際し上記比較器において一致が検出された
ときは上記記憶部からの読出しを禁止し上記障害回復用
レジスタからデータを読出す手段を備えた記憶装置。