JPH0296855A - メモリコントロール回路における故障検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置内でのメモリコントロール回路に
おける故障検出方式に関する。

〔従来の技術〕

従来、この種のメモリコントロール回路における故障検
出方式としては、パリティチエツク方式、ＥＣＣ方式等
によって、データ書込時にチエツクピットを生成し、読
み出し時に読み出しデータとチエツクピットとを照合し
てエラー検出を行うというものであった。

第４図は従来のメモリサイクルの動作タイミングチャー
トであり、メモリライト動作が連続した場合のタイミン
グチャートである。

第４図で１０１はクロック、１０２はメモリアドレス、
１０３は入力データ、１０４はチップセレクト信号、１
０５はライトイネーブル信号、１０６は出力データを示
す。

また、ｅ、ｆは入力データのメモリ取込みタイミングを
示す。

第４図に示す様に、従来のメモリサイクルは、ｅ、ｆの
点でデータを取り込み、同時にＥＣＣ方式の場合はシン
ドロームの書き込みを、パリティチエツク方式の場合は
、チエツクピットの書き込みが行われる。

〔発明が解決しようとする課題〕

上述した従来のメモリコントロール回路における故障検
出方式は、エラー検出を行なうのは該当ワードを読み出
した時点である為、データ書込時には正常にデータを書
き込む事が出来たか否かが判別出来ないので、該当ワー
ドを読み出す時に初めてデータ異常を検出して書き込み
時に異常があった事が分かり、その後の復旧作業を行な
わなければならないという欠点がある。

〔課題を解決するための手段〕

本発明のメモリコントロール回路における故障検出方式
の構成は、情報処理装置におけるメモリコントロール回
路において、アドレス入力端子に接続されるアドレス線
、データ入力端子に接続されるデータ入力線、データ出
力端子に接続されるデータ出力線、チップセレクト端子
に入力されるチップセレクト信号及びライトイネーブル
端子に入力されるライトイネーブル信号により制御可能
なＲＡＭ　（ランダム・アクセス・メモリ）を使用した
メモリコントロール回路の書込みサイクルで、前記ＲＡ
Ｍに入力するアドレスを保持するアドレスラッチ、前記
ＲＡＭに入力するデータを保持するデータラッチ、また
、前記データラッチの円方の値と前記ＲＡＭの出力デー
タとの値を入力とし、比較する比較回路と、前記比較回
路によって前記比較回路の二人力の値が不一致であるこ
とを検出し記憶しておくエラー検出回路及び前記チップ
セレクト信号と前記ライトイネーブル信号を制御する制
御信号線コントロール回路により構成され、前記制御信
号線コントロール回路によりライトサイクル終了後、前
記チップセレクト信号を有効に、また、前記ライトイネ
ーブル信号を無効にしてリードサイクルを実現する事に
より、前記読み出しサイクルによって該ＲＡＭから出力
される読み出しデータと前記書き込みサイクルでの書き
込みデータとを比較する事により前記ＲＡＭに書き込み
が行なわれた事を保障することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すメモリコントロー
ル回路における故障検出方式のブロック図であり、第２
図及び第３図は本発明の実施例を示すメモリコントロー
ル回路における故障検出方式の動作タイミングチャート
であり、第４図は現状のメモリライトサイクルの動作タ
イミングチャートである。

本発明の実施には大きく分けて２通りの実現方法がある
。１つはメモリリードサイクルをメモリライトサイクル
終了後に実施する方法（以下、実施例１と称す）であり
、もう１つはメモリリードサイクルをメモリライトサイ
クル内で実施する方法（以下、実施例２と称す）がある
。

第１図で、ＲＡＭ（ランダムアクセスメモリ）１１には
、アドレス入力端子１．データ入力端子３、データ出力
端子５．チップセレクト端子７゜ライトイネーブル端子
９があり、各々は以下の様に接続されている。

アドレス線２は、アドレスラッチ１２を介してＲＡＭＩ
Ｉのアドレス端子１に接線されている。

アドレスラッチ１２は、実施例１の場合に使用し、メモ
リリードサイクル時に使用するアドレスをメモリライト
サイクル時に保持しておく為にある。

データ入力線４は、データラッチ１３を介してＲＡＭＩ
Ｉのデータ入力端子３に接続されている。

データラッチ１３は、メモリライトサイクル時のライト
データを保持しておき、メモリリードサイクル時にリー
ドデータと比較出来る様にする為のものである。

データ出力端子５は、データ出力線６によって比較回路
１４の入力となり、この入力は、メモリリード時のリー
ドデータの入力となる。

比較回路１４の入力のもう一方には、データラッチ１３
の出力が入力され、この入力は、メモリライト時のライ
トデータの入力となる。

これによって比較口１ｌ１８１４では、メモリリード時
のり−ドデータとメモリライト時のライトデータとを比
較し、比較結果はエラー検出回路１５に伝えられる。

エラー検出回路１５は、比較回路１４の出力を常にエラ
ー検出を行うタイミングが否かを監視し、エラー検出を
行うタイミングで比較結果不一致となった場合は、エラ
ー検出をするという回路である。

チップセレクト信号８は、制御信号線コントロール回路
１９を介し、ＲＡＭＩＩのチップセレクト端子７に接続
され、ライトイネーブル信号１０もまた、制御信号線コ
ントロール回路１６を介してＲＡＭＩＩのライトイネー
ブル端子９に接続されている。

メモリリードサイクル、メモリライトサイクルは、この
チップセレクト信号とライトイネーブル信号とにより決
定する。

各々、チップセレクト信号が有効、かつ、ライトイネー
ブル信号が無効の時、メモリリードサイクルが、また、
チップセレクト信号が有効、かつ、ライトイネーブル信
号が有効の時、メモリライトサイクルとなる。

従って、実施例１の場合は、制御信号線コントロール回
路１６によりチップセレクト信号を現状のタイミングよ
り信号の有効部分を後方まで引き延ばす事により、リー
ドサイクルを実現する。

また、実施例２の場合は、ライトイネーブル信号を現状
のタイミングより信号の有効部分を早くする事により、
リド−サイクルを実現する。

第２図は、実施例１の動作タイミングチャートであり、
メモリライト動作が連続して行われた場合のタイミング
チャートである。

第２図で、２０１はクロック、２０２はメモリアドレス
、２０３は入力データ、２０４はチップセレクト信号、
２０５はライトイネーブル信号、２０６は出力データを
示す。

また、点線部ａ、ｂは従来のチップセレクト信号の動作
タイミングを示す。

第３図は第２の実施例の動作タイミングチャートであり
、メモリライト動作が２回連続して行われた場合のタイ
ミングチャートである。

第３図で、３０１はクロック、３０２はメモリアドレス
、３０３は入力データ、３０４はチップセレクト信号、
３０５はライトイネーブル信号、３０６は出力データを
示す。

また、点線部ｃ、ｄは従来のライトイネーブル信号の動
作タイミングを示す。

〔発明の効果〕

以上説明した様に本発明は、メモリライト動作時にライ
トデータをデータラッチに保持しておき、メモリライト
動作の直後にライトアドレスでメモリリード動作を行な
い、保持しておいたライトデータとリードデータとを比
較する事により、メモリライト時の異常は、メモリに対
して書き込み動作を行った後、ただちに検出出来るとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すメモリコントロー
ル回路における故障検出方式のブロック図、第２図及び
第３図は本発明の実施例第１図の動作タイミングチャー
ト、第４図は現状のメモリライトサイクルの例のタイミ
ングチャートである。 １・・・アドレス入力端子、２・・・アドレス線、３・
・・データ入力端子、４・・・データ入力線、５・・・
データ出力端子、６・・・データ出力線、７・・・チッ
プセレクト端子、８・・・チップセレクト信号、９・・
・ライトイネーブル端子、１０・・・ライトイネーブル
信号、１１・・・ＲＡＭ　（ランダムアクセスメモリ）
、１２・・・アドレスラッチ、１３・・・データラッチ
、１４・・・比較回路、１５・・・エラー検出回路、１
６・・・制御信号線コントロール回路、１０１・・・ク
ロック、１０２・・・メモリアドレス、１０３・・・入
力データ、１０４・・・チップセレクト信号、１０５・
・・ライトイネーブル信号、１０６・・・出力データ、
２０１・・・クロック、２０２・・・メモリアドレス、
２０３・・・入力データ、２０４・・・チップセレクト
信号、２０５・・・ライトイネーブル信号、２０６・・
・出力データ、３０１・・・クロック、３０２・・・メ
モリアドレス、３０３・・・入力データ、３０４・・・
チップセレクト信号、３０５・・・ライトイネーブル信
号、３０６・・・出力データ、ａ・・・現状のチップセ
レクト信号、ｂ・・・現状のチップセレクト信号、Ｃ・
・・現状のライトイネーブル信号、ｄ・・・現状のライ
トイネーブル信号。

Claims (1)

【特許請求の範囲】
1. 情報処理装置におけるメモリコントロール回路において
   、アドレス入力端子に接続されるアドレス線、データ入
   力端子に接続されるデータ入力線、データ出力端子に接
   続されるデータ出力線、チップセレクト端子に入力され
   るチップセレクト信号及びライトイネーブル端子に入力
   されるライトイネーブル信号により制御可能なＲＡＭ（
   ランダム・アクセス・メモリ）を使用したメモリコント
   ロール回路の書込みサイクルで、前記ＲＡＭに入力する
   アドレスを保持するアドレスラッチ、前記ＲＡＭに入力
   するデータを保持するデータラッチ、また、前記データ
   ラッチの出力の値と前記ＲＡＭの出力データとの値を入
   力とし、比較する比較回路と、前記比較回路によって前
   記比較回路の二入力の値が不一致であることを検出し記
   憶しておくエラー検出回路及び前記チップセレクト信号
   と前記ライトイネーブル信号を制御する制御信号線コン
   トロール回路により構成され、前記制御信号線コントロ
   ール回路によりライトサイクル終了後、前記チップセレ
   クト信号を有効に、また、前記ライトイネーブル信号を
   無効にしてリードサイクルを実現する事により、前記読
   み出しサイクルによって該ＲＡＭから出力される読み出
   しデータと前記書き込みサイクルでの書き込みデータと
   を比較する事により前記ＲＡＭに書き込みが行なわれた
   事を保障することを特徴とするメモリコントロール回路
   における故障検出方式。