JPH1165942A - 制御記憶装置障害回復方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】制御記憶障害回復処理には、制御記憶誤り検出
・訂正回路（ＥＣＣ等）による自動訂正、制御記憶の２
重化、制御記憶の再格納等の方法があるが、誤り検出・
訂正回路方式や２重化方式による障害処理では、論理回
路を大量に持つ必要があるため不経済であり、再格納方
式では固定障害の回復は不可能である。 【解決手段】制御記憶に交代ブロック（ブロックとは、
交代処理する為の複数アドレスを意味する単位）を設
け、固定障害発生時に障害発生論理アドレスを障害発生
物理アドレスに変換する事により、障害発生ブロックを
使用しない事により固定障害時の救済を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御記憶装置の固
定障害回復方式に関する。

【０００２】

【従来の技術】従来の制御記憶障害回復処理は、制御記
憶誤り検出・訂正回路（ＥＣＣ等）による自動訂正、制
御記憶の２重化、制御記憶の再格納等の方法がある。

【０００３】しかし、誤り検出・訂正回路方式や２重化
方式による障害処理では、論理回路を大量に持つ必要が
あるため不経済であり、再格納方式では固定障害の回復
は不可能である。

【０００４】また、本発明と同じ目的の公知例として、
特開平４−１４２６３０号公報があるが、この方式には
以下に示すようなディメリットがある。

【０００５】（１）論理回路数を多く必要（特にアドレ
スレジスタは１アドレスにつき、３つ必要）とするが、
制御記憶固定障害発生頻度は非常に小さいため、障害論
理回路は品質、実装、コスト、回路遅延時間等により、
最少にする必要がある。

【０００６】（２）複数障害アドレスに対して交代処理
を行うケースでは、障害アドレスレジスタ、交替アドレ
スレジスタ、及び一致検出回路が複数（交替アドレスの
数）分必要となる。

【０００７】

【発明が解決しようとする課題】本発明は、記憶装置障
害回復方法に関し、特に制御記憶装置の固定障害時、必
要最小限の制御記憶と障害回復論理回路を持つことによ
り、複数アドレスの障害回復をし通常作動可能状態にす
る事で従来技術の問題点を解決する。

【０００８】

【課題を解決するための手段】制御記憶情報を格納する
再読み込み可能な制御記憶と、前記制御記憶を含む制御
記憶装置の障害処理機構を持つデータ処理システムにお
いて、前記制御記憶で障害発生時の制御記憶アドレス保
存の手段と、保存された前記制御記憶障害発生アドレス
と制御記憶交代ブロックアドレスからアドレスマスクを
生成する手段と、制御記憶アドレスをアドレスマスクに
より変換する障害回避回路手段と、障害回避回路から出
力されたアドレスで制御記憶情報を読み出す手段と、障
害発生後、制御記憶情報再読み込み時、制御記憶情報を
任意の制御記憶装置格納アドレスへ格納する手段と前記
制御記憶で複数の障害発生時、記憶装置の壊れ方により
ブロックサイズを可変させる手段で複数障害を回避させ
る事を特徴とする制御記憶装置の障害回復方式。

【０００９】

【発明の実施の形態】図１に従来方式の障害回復論理回
路を示す。

【００１０】制御記憶アドレスを入力する制御記憶アド
レスレジスタ１、制御記憶情報を格納する制御記憶２、
制御記憶からの読み出しデータの異常を検出する障害検
出回路３、制御記憶からの読み出しデータを格納する制
御記憶データレジスタ４、障害発生アドレスの代替アド
レスを保管させる交替アドレスレジスタ５、障害発生ア
ドレスを保持する障害アドレスレジスタ６、制御記憶ア
ドレスと障害発生アドレスが一致した事を検出する一致
検出回路７、制御記憶アドレスが障害発生アドレスの
時、切り替えに使用するセレクタ８、制御記憶アドレス
と障害発生アドレスの一致信号９、障害発生時のアドレ
スを退避させる障害アドレス保存レジスタ１３により構
成される。

【００１１】次に従来論理の動作について説明する。

【００１２】通常動作時、制御記憶アドレスレジスタ１
より入力された制御記憶アドレスにより制御記憶情報を
読み出す。読み出しデータに異常を検出すると、障害ア
ドレス保存レジスタ１３に残された障害アドレスを障害
アドレスレジスタ６に設定し、交替アドレスを交替アド
レスレジスタ５に設定し、障害アドレスの示す異常の無
い制御記憶情報を交替アドレスレジスタ５の示すアドレ
スの制御記憶へ書き込み、交替アドレスレジスタ５で示
される制御記憶情報を再実行する事で、通常動作に戻
る。回復処理後の通常動作時、障害発生アドレスに対し
て読み出しを行った場合、制御記憶アドレスレジスタ１
と障害アドレスレジスタ６の内容を一致検出回路７で判
定し、一致信号９で交替アドレスレジスタ５の内容をセ
レクタ８により選択し、制御記憶情報を読み出す。

【００１３】上記に示す通り、従来方式では１アドレス
毎の障害アドレスレジスタ６、交替アドレスレジスタ
５、更に一致検出回路７を必要とし、また複数アドレス
の障害を回避するには、そのアドレス分の論理回路の増
大と共に配線の量も増大させてしまう。

【００１４】従来論理の弱点を改良したのが、本発明で
ある。まず、以下に本発明の考え方を説明する。

【００１５】制御記憶に交代ブロック（ブロックとは、
交代処理する為の複数アドレスを意味する単位）を設
け、固定障害発生時に障害発生論理アドレスを障害発生
物理アドレスに変換する事により、障害発生ブロックを
使用しない事により固定障害時の救済を行う。

【００１６】図２で本発明のアルゴリズムを説明する。
本実施例では制御記憶を８つのブロックに分ける。

【００１７】８つの各ブロックは論理ブロックアドレス
（ＬＯＧ０〜ＬＯＧ７）と物理ブロックアドレス（ＰＨ
Ｙ＃０〜ＰＨＹ＃７）の２つのブロックアドレスを持
つ。

【００１８】図２．ａは交代前の論理アドレスと物理ア
ドレスの対応を示し、図２．ｂは交代後の対応を示す。

【００１９】図２．ａに示す障害発生前は、物理ブロッ
クアドレスＰＨＹ＃７を未使用とし、交代ブロックとす
る。物理ブロックアドレスＰＨＹ＃４に含まれる制御記
憶で固定障害が発生した場合、論理ブロックアドレスと
物理ブロックアドレスを図２．ｂに示すようにアドレス
の対応づけを変更し、各論理ブロックアドレスに対応し
た制御記憶情報を再格納する。その結果、障害発生ブロ
ックである物理ブロックアドレスＰＨＹ＃４を未使用の
論理ブロックアドレスＬＯＧ７に対応させることで障害
を回避できる。

【００２０】前記内容で特定アドレスで起こる固定障害
回復を示したが、記憶障害発生箇所が複数アドレスに及
んでいる場合、複数の故障発生アドレスをブロックとし
てくくり、障害発生ブロックとして避けることにより、
複数アドレスの固定障害とし ）に可変するものとし、交代範囲を変更出来るようにす
ることで、この機能を実現している。なぜこのような事
が言えるかと言うと、記憶装置の故障にはある程度規則
性を持つ事が多く、記憶装置のアドレス配線やアドレス
デコード回路等の故障では、アドレス線上のデータを２
進数で表現している為、２の倍数のアドレスで障害が発
生する。アドレスに依存する壊れ方であるならば、本方
式により複数アドレス固定障害も救済できる。

【００２１】前記内容について図２で複数アドレスで障
害発生時の障害回復処理について説明する。

【００２２】本実施例では制御記憶を８つのブロックに
分ける。

【００２３】８つの各ブロックは論理ブロックアドレス
（ＬＯＧ０〜ＬＯＧ７）と物理ブロックアドレス（ＰＨ
Ｙ＃０〜ＰＨＹ＃７）の２つのブロックアドレスを持
つ。

【００２４】図２．ｃは交代前の論理アドレスと物理ア
ドレスの対応を示し、図２．ｄはブロックサイズ変更後
の状態を示し、図２．ｅは論理アドレスと物理アドレス
の交代後の対応を示す。

【００２５】図２．ｃに示す障害発生前の時点では、物
理ブロックアドレスＰＨＹ＃６、＃７を未使用とし、交
代ブロックとする。物理ブロックアドレスＰＨＹ＃４、
５に含まれている２つのブロックで制御記憶の障害が発
生した場合、まず、図２．ｄの様に２つのブロックを一
つのブロックにまとめ、新しく４つの新論理ブロックア
ドレス（ＮｅｗＬＯＧ０〜ＮｅｗＬＯＧ３）と新物理ブ
ロックアドレス（ＮｅｗＰＨＹ＃０〜ＮｅｗＰＨＹ＃
３）とし、各ブロックに新しいアドレスを設定する。

【００２６】次に図２．ｅの様に新論理ブロックアドレ
スと新物理ブロックアドレスを図２．ｅに示すようにア
ドレスの対応づけを変更し、各新論理ブロックアドレス
に対応した制御記憶情報を再格納する。その結果、障害
発生ブロックである新物理ブロックアドレスＮｅｗＰＨ
Ｙ＃２を未使用の新論理ブロックアドレスＮｅｗＬＯＧ
３に対応させることで障害を回避できる。

【００２７】上記アルゴリズムを実現する本方式の障害
回復論理回路を図３に示す。

【００２８】本実施例は、制御記憶アドレスを入力する
制御記憶アドレスレジスタ１、制御記憶情報を格納する
制御記憶２、制御記憶からの読み出しデータの異常を検
出する障害検出回路３、制御記憶からの読み出しデータ
を格納する制御記憶データレジスタ４、アドレッシング
変更に使用するアドレスマスクデータを格納する障害ア
ドレスマスクレジスタ１１、制御記憶アドレスレジスタ
１と障害アドレスレジスタ１１により制御記憶物理アド
レスを生成する物理ブロックアドレス生成論理１２、障
害発生時のアドレスを保存する障害アドレス保存レジス
タ１３によって構成されている。

【００２９】次に本論理回路の動作を説明する。

【００３０】正常動作時は、論理アドレスと物理アドレ
スが同じになるように障害アドレスマスクを設定し、制
御記憶情報の読み出しを行う。そのため通常、障害アド
レスマスクの初期値は all“１”を設定する事で、制御
記憶の最終論理アドレスを交代領域とする事により、障
害発生前の論理アドレスと物理アドレスは一致させてい
る。

【００３１】実際の論理回路としては制御記憶アドレス
レジスタ１に設定される論理アドレスを障害アドレスマ
スクレジスタ１１の値により、物理ブロックアドレス生
成論理１２で物理アドレスに変換し、制御記憶内の制御
記憶情報を読み出している。本実施例では物理ブロック
アドレス生成論理１２は排他的論理和で実現しており、
論理回路量が非常に少ない。

【００３２】次に読み出しデータ異常の場合を説明す
る。障害検出回路３で障害を検出すると、障害アドレス
が障害アドレス保存レジスタ１３に残される。

【００３３】障害アドレスマスクレジスタ１１に交代ブ
ロックアドレスを設定して置くことにより交代アドレス
を記憶させるハードウェアを削減できる。

【００３４】交代ブロックアドレスと障害アドレスを用
いて障害アドレスマスクに変換する。

【００３５】本実施例における障害アドレスマスクの値
は、図２を使い説明する。

【００３６】図２．ａの時点で障害アドレスマスクレジ
スタ１１の値は初期値である“７”で、障害が論理ブロ
ックアドレス“４”で発生したので、障害アドレス保存
レジスタ１３に“４”が残されている。そこで上記にあ
るように論理アドレス“７”が物理アドレス“４”にな
るように交代アドレスマスクを設定する。

【００３７】交代アドレスマスクは論理アドレスと物理
アドレスの排他的論理和で生成されるため、障害アドレ
スマスクレジスタ１１に書き込むアドレスマスクは、
“３”になる。

【００３８】以降はアドレスマスクにより変換される全
制御記憶アドレスへ制御記憶情報の再読み込みを行い、
制御記憶の再起動する事により通常動作へ戻る。

【００３９】制御記憶情報の再読み込みを制御記憶５の
全アドレスに対して行う事により図１に示した障害アド
レスレジスタ６や一致検出論理７を持たずに固定障害回
復処理を実現する事を可能にしている。

【００４０】複数アドレスで読み出しデータに障害が発
生した場合、複数残された障害アドレスがブロックで括
る事ができるならば、それに伴いアドレスマスクの値を
調整し、交代処理を実施する。図２を使い説明する。図
２．ｃの時点で論理／物理アドレス“４”、“５”で障
害が発生した場合、まずブロックで括れる事を判定し、
ブロックサイズを変更し、論理／物理アドレス“２”と
して括る事により図２．ｄの状態になる。この場合、障
害アドレス保存レジスタ１３に残されている障害アドレ
スの最下位ビットを無視する事とする。ブロックサイズ
変更後は前記と同様に図２．ｅに示す通り障害アドレス
マスクを論理アドレスと物理アドレスの対応を変える事
により、障害ブロックアドレスである新物理ブロックア
ドレス“＃２”を新論理アドレス“３”として使うこと
により交代処理をする。

【００４１】

【発明の効果】上述の如く本発明によれば、必要最小限
の制御記憶の障害回復回路を持つ事で、障害発生アドレ
スを残し障害アドレスを避ける様にアドレスマスクを設
定することにより障害発生時回復処理を実施することが
可能である。

【００４２】１．ハードウェアの物量が少ない。

【００４３】２．複数アドレスを障害回復可能。

【図面の簡単な説明】

【図１】従来型論理の一実施例。

【図２】２.ａ、２.ｂ、２.ｃ、２.ｄ、２.ｅは本発明
の障害回復方法についての説明図。

【図３】本発明型論理の一実施例を示す構成図である。

【符号の説明】

１…制御記憶アドレスレジスタ、２…制御記憶、
３…障害検出回路、４…制御記憶データレジスタ、 ５
…交替アドレスレジスタ、６…障害アドレスレジスタ、
７…一致検出回路、 ８…セレクタ、９…一致信
号、 １１…障害アドレスマスクレジス
タ、１２…物理ブロックアドレス生成論理、１３…障害
アドレス保存レジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】制御記憶情報を格納する再読み込み可能な
   制御記憶と、前記制御記憶を含む制御記憶装置の障害処
   理機構を持つデータ処理システムにおいて、 前記制御記憶で障害発生時の制御記憶アドレス保持の手
   段１と、保存された前記制御記憶障害発生アドレスと制
   御記憶交代ブロックアドレスからアドレスマスクを生成
   する手段２と、制御記憶アドレスをアドレスマスクによ
   り変換する障害回避回路手段３と、障害回避回路から出
   力されたアドレスで制御記憶情報を読み出す手段４と、
   障害発生後、制御記憶情報再読み込み時、制御記憶情報
   を任意の制御記憶装置格納アドレスへ格納する手段５を
   持つ事を特徴とする制御記憶装置の障害回復方式。
2. 【請求項２】前記制御記憶で複数の障害発生時、記憶装
   置の壊れ方によりブロックサイズを可変させる手段で複
   数障害を回避させる事を特徴とする請求項１記載の制御
   記憶装置の障害回復方式。