JPH04219845A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04219845A JPH04219845A JP2404044A JP40404490A JPH04219845A JP H04219845 A JPH04219845 A JP H04219845A JP 2404044 A JP2404044 A JP 2404044A JP 40404490 A JP40404490 A JP 40404490A JP H04219845 A JPH04219845 A JP H04219845A
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- JP
- Japan
- Prior art keywords
- circuit
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- data
- error
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 description 5
- 238000012423 maintenance Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に制御記憶回路を有する情報処理装置に関する。
特に制御記憶回路を有する情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置は、制御記憶回路の
出力に誤り訂正符号発生回路（以後、ＥＣＣ回路と記す
）が付加されている。そのため、制御記憶回路の出力に
１ビットエラーが発生しても、ロギング情報として報告
されると同時にデータは自動訂正されるため、そのまま
放置しておくか、あるいは定期保守時にメモリ素子交換
を実施していた。
出力に誤り訂正符号発生回路（以後、ＥＣＣ回路と記す
）が付加されている。そのため、制御記憶回路の出力に
１ビットエラーが発生しても、ロギング情報として報告
されると同時にデータは自動訂正されるため、そのまま
放置しておくか、あるいは定期保守時にメモリ素子交換
を実施していた。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、１ビットエラーが発生した時、定期保守時ま
での間や定期保守時にメモリ素子の交換を行わずにその
まま放置していた場合に、故障アドレスの他のビット素
子が故障すれば故障が２ビット以上になるため、訂正不
可能となり装置が停止するという問題点がある。
理装置は、１ビットエラーが発生した時、定期保守時ま
での間や定期保守時にメモリ素子の交換を行わずにその
まま放置していた場合に、故障アドレスの他のビット素
子が故障すれば故障が２ビット以上になるため、訂正不
可能となり装置が停止するという問題点がある。
【０００４】
【課題を解決するための手段】本発明の情報処理装置は
、アドレスを出力するアドレスレジスタ回路と、前記ア
ドレスが示す位置に書込み信号のタイミングで書込みデ
ータを記憶する制御記憶回路と、前記制御記憶回路の出
力データと補助記憶データとを入力し、一致信号に従っ
て選択出力する選択回路と、前記選択回路の出力データ
のビットエラーを検出し、検出信号を出力する誤り訂正
符号発生回路と、前記検出信号を受けた時点の前記アド
レスレジスタ回路が出力したアドレスを記憶するエラー
アドレス記憶回路と、前記アドレスレジスタ回路が出力
したアドレスと前記エラーアドレス記憶回路が出力した
アドレスとを比較し、一致した場合は一致信号を出力す
るアドレス比較回路と、前記一致信号に従って前記書込
み信号のタイミングで前記エラーアドレス記憶回路に記
憶されたアドレスの書込みデータを前記補助記憶データ
として記憶出力する補助記憶回路とを有している。
、アドレスを出力するアドレスレジスタ回路と、前記ア
ドレスが示す位置に書込み信号のタイミングで書込みデ
ータを記憶する制御記憶回路と、前記制御記憶回路の出
力データと補助記憶データとを入力し、一致信号に従っ
て選択出力する選択回路と、前記選択回路の出力データ
のビットエラーを検出し、検出信号を出力する誤り訂正
符号発生回路と、前記検出信号を受けた時点の前記アド
レスレジスタ回路が出力したアドレスを記憶するエラー
アドレス記憶回路と、前記アドレスレジスタ回路が出力
したアドレスと前記エラーアドレス記憶回路が出力した
アドレスとを比較し、一致した場合は一致信号を出力す
るアドレス比較回路と、前記一致信号に従って前記書込
み信号のタイミングで前記エラーアドレス記憶回路に記
憶されたアドレスの書込みデータを前記補助記憶データ
として記憶出力する補助記憶回路とを有している。
【０００５】
【実施例】本発明について図面を参照して説明する。図
１は、本発明の一実施例のブロック図である。書込みデ
ータ１０１は、データ全体を記憶可能な記憶容量を有す
る制御記憶回路１と、１ワード分の記憶容量を有する補
助記憶回路３とに入力する。書込み信号１０２は、制御
記憶回路１と補助記憶回路３とに入力する。アドレスレ
ジスタ回路出力信号１０３は、制御記憶回路１，エラー
アドレス記憶回路６およびアドレス比較回路７に入力す
る。制御記憶回路出力信号１０４および補助記憶回路出
力信号１１０は、選択回路４に入力し、選択回路４の出
力信号１０５はＥＣＣ回路５に入力し、ＥＣＣ回路５の
読出しデータ１０６は次段の論理回路に送出される。ま
た、１ビットエラー検出信号１０７はエラーアドレス記
憶回路６に入力し、エラーアドレス記憶回路６の出力信
号１０８はアドレス比較回路７に入力する。アドレス比
較回路７のアドレス一致信号１０９は、補助記憶回路３
と選択回路４とに入力する。
１は、本発明の一実施例のブロック図である。書込みデ
ータ１０１は、データ全体を記憶可能な記憶容量を有す
る制御記憶回路１と、１ワード分の記憶容量を有する補
助記憶回路３とに入力する。書込み信号１０２は、制御
記憶回路１と補助記憶回路３とに入力する。アドレスレ
ジスタ回路出力信号１０３は、制御記憶回路１，エラー
アドレス記憶回路６およびアドレス比較回路７に入力す
る。制御記憶回路出力信号１０４および補助記憶回路出
力信号１１０は、選択回路４に入力し、選択回路４の出
力信号１０５はＥＣＣ回路５に入力し、ＥＣＣ回路５の
読出しデータ１０６は次段の論理回路に送出される。ま
た、１ビットエラー検出信号１０７はエラーアドレス記
憶回路６に入力し、エラーアドレス記憶回路６の出力信
号１０８はアドレス比較回路７に入力する。アドレス比
較回路７のアドレス一致信号１０９は、補助記憶回路３
と選択回路４とに入力する。
【０００６】通常動作時、すなわち制御記憶回路１が正
常な場合、装置の立上げ時において、アドレスレジスタ
回路出力信号１０３に示される制御記憶回路１のアドレ
スに、書込みデータ１０１が書込み信号１０２のタイミ
ングで書込まれる。
常な場合、装置の立上げ時において、アドレスレジスタ
回路出力信号１０３に示される制御記憶回路１のアドレ
スに、書込みデータ１０１が書込み信号１０２のタイミ
ングで書込まれる。
【０００７】制御記憶回路１からデータを読出す場合は
、アドレスレジスタ回路出力信号１０３で示されるアド
レスにより、制御記憶回路１から制御記憶回路出力信号
１０４が読出される。制御記憶回路出力信号１０４は、
選択回路４を経由した選択回路出力信号１０５としてＥ
ＣＣ回路５に入力される。ＥＣＣ回路５では、エラーが
なければ１ビットエラー検出信号１０７は「０」となり
、読出しデータ１０６は次段の論理回路に送出される。
、アドレスレジスタ回路出力信号１０３で示されるアド
レスにより、制御記憶回路１から制御記憶回路出力信号
１０４が読出される。制御記憶回路出力信号１０４は、
選択回路４を経由した選択回路出力信号１０５としてＥ
ＣＣ回路５に入力される。ＥＣＣ回路５では、エラーが
なければ１ビットエラー検出信号１０７は「０」となり
、読出しデータ１０６は次段の論理回路に送出される。
【０００８】制御記憶回路１から読出されたデータに１
ビットエラーがあった場合、ＥＣＣ回路５からの読出し
データ１０６は、正しく修正されて次段の論理回路へ送
出される。それと同時に、ＥＣＣ回路５により１ビット
エラー検出信号１０７が出力される。エラーアドレス記
憶回路６は、１ビットエラー検出信号１０７により、そ
の時のアドレスレジスタ回路出力信号１０３を格納し、
制御記憶回路１が保守時等によりメモリ素子変換される
まで保持しておく。
ビットエラーがあった場合、ＥＣＣ回路５からの読出し
データ１０６は、正しく修正されて次段の論理回路へ送
出される。それと同時に、ＥＣＣ回路５により１ビット
エラー検出信号１０７が出力される。エラーアドレス記
憶回路６は、１ビットエラー検出信号１０７により、そ
の時のアドレスレジスタ回路出力信号１０３を格納し、
制御記憶回路１が保守時等によりメモリ素子変換される
まで保持しておく。
【０００９】通常、ＥＣＣ回路５は１ビットエラーを修
正し、２ビット以上のエラーは検出する機能を有してい
る。したがって、１ビットエラーが検出されても、直ち
に制御記憶回路１の素子交換は行わない。そこで、定期
保守時等に書込みデータ１０１を制御記憶回路１に再ロ
ードすることにより、アドレスレジスタ回路出力信号１
０３で示される制御記憶回路１のアドレスに、書込みデ
ータ１０１が書込み信号１０２のタイミングにより書込
まれる。その時、エラーアドレス記憶回路６に１ビット
エラーが発生したアドレスを記憶してあるため、エラー
アドレス記憶回路出力信号１０８とアドレスレジスタ回
路出力信号１０３のアドレスとをアドレス比較回路７で
比較する。アドレス一致信号１０９が発生した場合、書
込みデータ１０１が書込み信号１０２のタイミングによ
り、制御記憶回路１に書込まれる。それと同時に、補助
記憶回路３にも１ワード分のデータが書込まれる。こう
することにより、制御記憶回路１で１ビットエラーが発
生するアドレスに書込まれるデータと同じデータが補助
記憶回路３に書込まれて保持される。
正し、２ビット以上のエラーは検出する機能を有してい
る。したがって、１ビットエラーが検出されても、直ち
に制御記憶回路１の素子交換は行わない。そこで、定期
保守時等に書込みデータ１０１を制御記憶回路１に再ロ
ードすることにより、アドレスレジスタ回路出力信号１
０３で示される制御記憶回路１のアドレスに、書込みデ
ータ１０１が書込み信号１０２のタイミングにより書込
まれる。その時、エラーアドレス記憶回路６に１ビット
エラーが発生したアドレスを記憶してあるため、エラー
アドレス記憶回路出力信号１０８とアドレスレジスタ回
路出力信号１０３のアドレスとをアドレス比較回路７で
比較する。アドレス一致信号１０９が発生した場合、書
込みデータ１０１が書込み信号１０２のタイミングによ
り、制御記憶回路１に書込まれる。それと同時に、補助
記憶回路３にも１ワード分のデータが書込まれる。こう
することにより、制御記憶回路１で１ビットエラーが発
生するアドレスに書込まれるデータと同じデータが補助
記憶回路３に書込まれて保持される。
【００１０】制御記憶回路出力信号１０４で１ビットエ
ラーが発生するアドレスのデータが読出される時は、ア
ドレス比較回路７からアドレス一致信号１０９が発生す
る。アドレス一致信号１０９は、アドレスとして補助記
憶回路３から補助記憶回路出力信号１１０を読出す。そ
れと同時に、選択回路４の選択信号となり、補助記憶回
路出力信号１１０を選択し、選択回路出力信号１０５と
してＥＣＣ回路５に入力する。
ラーが発生するアドレスのデータが読出される時は、ア
ドレス比較回路７からアドレス一致信号１０９が発生す
る。アドレス一致信号１０９は、アドレスとして補助記
憶回路３から補助記憶回路出力信号１１０を読出す。そ
れと同時に、選択回路４の選択信号となり、補助記憶回
路出力信号１１０を選択し、選択回路出力信号１０５と
してＥＣＣ回路５に入力する。
【００１１】なお、同実施例では説明を簡単にするため
に、補助記憶回路を１つとしたが、実際には制御記憶回
路までのエラーが１つということはないので複数にする
ことも可能である。
に、補助記憶回路を１つとしたが、実際には制御記憶回
路までのエラーが１つということはないので複数にする
ことも可能である。
【００１２】また、複数の場合は補助記憶回路３と対応
させ、エラーアドレス記憶回路６とアドレス比較回路１
７とを同じ数だけ設け、補助記憶回路３とアドレス比較
回路１７との組の間は並列に接続する。
させ、エラーアドレス記憶回路６とアドレス比較回路１
７とを同じ数だけ設け、補助記憶回路３とアドレス比較
回路１７との組の間は並列に接続する。
【００１３】
【発明の効果】以上説明したように本発明は、制御記憶
回路で１ビットエラーが発生したアドレスの正しいデー
タを補助記憶回路に内蔵し、１ビットエラーが発生する
アドレスが示された時に、補助記憶回路のデータに切替
えてＥＣＣ回路に送出する手段を有することにより、制
御記憶回路で１ビットエラーが発生するアドレスで２ビ
ット以上のエラーが発生しても、補助記憶回路より正し
いデータを選択して次段の論理回路に送出することがで
きる効果がある。
回路で１ビットエラーが発生したアドレスの正しいデー
タを補助記憶回路に内蔵し、１ビットエラーが発生する
アドレスが示された時に、補助記憶回路のデータに切替
えてＥＣＣ回路に送出する手段を有することにより、制
御記憶回路で１ビットエラーが発生するアドレスで２ビ
ット以上のエラーが発生しても、補助記憶回路より正し
いデータを選択して次段の論理回路に送出することがで
きる効果がある。
【図１】本発明の一実施例のブロック図である。
１ 制御記憶回路
２ アドレスレジスタ回路
３ 補助記憶回路
４ 選択回路
５ ＥＣＣ回路
６ エラーアドレス記憶回路
７ アドレス比較回路
１０１ 書込みデータ
１０２ 書込み信号
１０３ アドレスレジスタ回路出力信号１０４
制御記憶回路出力信号 １０５ 選択回路出力信号 １０６ 読出しデータ １０７ １ビットエラー検出信号１０８
エラーアドレス記憶回路出力信号１０９ アドレ
ス一致信号 １１０ 補助記憶回路出力信号
制御記憶回路出力信号 １０５ 選択回路出力信号 １０６ 読出しデータ １０７ １ビットエラー検出信号１０８
エラーアドレス記憶回路出力信号１０９ アドレ
ス一致信号 １１０ 補助記憶回路出力信号
Claims (1)
- 【請求項１】 アドレスを出力するアドレスレジスタ
回路と、前記アドレスが示す位置に書込み信号のタイミ
ングで書込みデータを記憶する制御記憶回路と、前記制
御記憶回路の出力データと補助記憶データとを入力し、
一致信号に従って選択出力する選択回路と、前記選択回
路の出力データのビットエラーを検出し、検出信号を出
力する誤り訂正符号発生回路と、前記検出信号を受けた
時点の前記アドレスレジスタ回路が出力したアドレスを
記憶するエラーアドレス記憶回路と、前記アドレスレジ
スタ回路が出力したアドレスと前記エラーアドレス記憶
回路が出力したアドレスとを比較し、一致した場合は一
致信号を出力するアドレス比較回路と、前記一致信号に
従って前記書込み信号のタイミングで前記エラーアドレ
ス記憶回路に記憶されたアドレスの書込みデータを前記
補助記憶データとして記憶出力する補助記憶回路とを有
することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404044A JPH04219845A (ja) | 1990-12-20 | 1990-12-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404044A JPH04219845A (ja) | 1990-12-20 | 1990-12-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219845A true JPH04219845A (ja) | 1992-08-10 |
Family
ID=18513738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404044A Pending JPH04219845A (ja) | 1990-12-20 | 1990-12-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219845A (ja) |
-
1990
- 1990-12-20 JP JP2404044A patent/JPH04219845A/ja active Pending
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