JPH04153757A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH04153757A JPH04153757A JP2279761A JP27976190A JPH04153757A JP H04153757 A JPH04153757 A JP H04153757A JP 2279761 A JP2279761 A JP 2279761A JP 27976190 A JP27976190 A JP 27976190A JP H04153757 A JPH04153757 A JP H04153757A
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- JP
- Japan
- Prior art keywords
- error
- data
- circuit
- ecc
- bit
- Prior art date
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- Pending
Links
- 208000011580 syndromic disease Diseases 0.000 abstract description 9
- 238000012937 correction Methods 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関し、特にリフレッシュ時に、付属
しているＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ
Ｃｏｄｅ）によるチェックを行ないビットエラーを検
出した場合には訂正を行う記憶装置に関する。
しているＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ
Ｃｏｄｅ）によるチェックを行ないビットエラーを検
出した場合には訂正を行う記憶装置に関する。
従来、この種の記憶装置はメモリ素子に障害が発生した
場合に中央処理装置がメモリをリフレッシュするごと又
は読み出し時にエラーの訂正を行なって正常なデータを
読み出し、その時のエラーシンドロームをエラーレジス
タに設定するとともに割り込み等でＣＰＵにエラーを報
告するようにになっている。
場合に中央処理装置がメモリをリフレッシュするごと又
は読み出し時にエラーの訂正を行なって正常なデータを
読み出し、その時のエラーシンドロームをエラーレジス
タに設定するとともに割り込み等でＣＰＵにエラーを報
告するようにになっている。
上述した従来の記憶装置は、１とブトエラー検出時には
正常な動作が継続して行なえることからそのままの状態
で運転を続けるか、又は、１ビツトエラーを検出した時
点でそのメモリカードを取り替えるのが一般的である。
正常な動作が継続して行なえることからそのままの状態
で運転を続けるか、又は、１ビツトエラーを検出した時
点でそのメモリカードを取り替えるのが一般的である。
しかしながら、１ビツトエラーを無視して運転を続け、
次に２ビツトエラーとなった場合には運転を続けられな
くなるので、ＥＣＣ回路を付けた効果が減少してしまう
欠点がある。また、１ビツトエラー検出時にメモリカー
ドの取り替えを行なってしまうと、メモリのソフトエラ
ーや何らかの外乱でメモリビットが反転した場合に、そ
の取り替えたメモリカードを検査しても障害が検出され
ないので、障害を修復することが困難となる欠点もある
。
次に２ビツトエラーとなった場合には運転を続けられな
くなるので、ＥＣＣ回路を付けた効果が減少してしまう
欠点がある。また、１ビツトエラー検出時にメモリカー
ドの取り替えを行なってしまうと、メモリのソフトエラ
ーや何らかの外乱でメモリビットが反転した場合に、そ
の取り替えたメモリカードを検査しても障害が検出され
ないので、障害を修復することが困難となる欠点もある
。
本発明の記憶装置は中央処理装置がＥＣＣの情報を読み
とりビットエラーの訂正を行う記憶装置において、前記
ＥＣＣのエラーチェック時に２回以上のビットエラー情
報を１ビットエラーごとに登録し、後で前記中央処理装
置がその登録されたエラーのチェックを行うための登録
手段を有する。
とりビットエラーの訂正を行う記憶装置において、前記
ＥＣＣのエラーチェック時に２回以上のビットエラー情
報を１ビットエラーごとに登録し、後で前記中央処理装
置がその登録されたエラーのチェックを行うための登録
手段を有する。
次に本発明のついて図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第１図
において、１は中央処理装置、２は記憶装置、３はメモ
リアレイ、４は書き込みデータレジスタ、５は選択回路
、６はＥＣＣ発生回路、７は誤り訂正回路、８は解読回
路、９はシンドローム発生回路、１０は読み出しデータ
レジスタ、１１はアドレスアレイ、１２はカウンタ回路
、１３は加算回路、１４は比較回路、１００はアドレス
線、１０１はデータ線、１０２は比較結果信号線、１０
３はビットエラー検出線、１０４はリセット信号線であ
る。
において、１は中央処理装置、２は記憶装置、３はメモ
リアレイ、４は書き込みデータレジスタ、５は選択回路
、６はＥＣＣ発生回路、７は誤り訂正回路、８は解読回
路、９はシンドローム発生回路、１０は読み出しデータ
レジスタ、１１はアドレスアレイ、１２はカウンタ回路
、１３は加算回路、１４は比較回路、１００はアドレス
線、１０１はデータ線、１０２は比較結果信号線、１０
３はビットエラー検出線、１０４はリセット信号線であ
る。
次に本実施例の動作を説明する。カウンタ回路１２はア
ドレスアレイ１１に対応して設けられ、アドレスアレイ
１１、カウンタ回路１２とも中央処理装置１から読み出
すことが可能であり、又、リセット信号線１０４を使用
して初期クリアできるようになっている。今、中央処理
装置１からデータを記憶装置２へ書き込む場合には、書
き込みデータは一度書き込みデータレジスタ４に設定さ
れ、選択回路５を通してＥＣＣ発生回路６にてＥＣＣコ
ードを発生しビットデータとともにメモリアレイ３に書
き込まれる。また、読み出しの場合には、メモリアレイ
３から読み出したデータを読み出しデータレジスタｌＯ
に設定し、読み出しデータからシンドローム発生国＃！
９でシンドロームを発生させる。シンドローム解読回路
８はその結果に誤りがあった場合には、読み出しデータ
を誤り訂正回路７で訂正して中央処理装Ｗ１に送られる
。さらに、本実施例ではメモリリフレッシュ時にも同様
のルートで訂正された読出しデータで再度メモリアレイ
３に書き込みを行うものとする。
ドレスアレイ１１に対応して設けられ、アドレスアレイ
１１、カウンタ回路１２とも中央処理装置１から読み出
すことが可能であり、又、リセット信号線１０４を使用
して初期クリアできるようになっている。今、中央処理
装置１からデータを記憶装置２へ書き込む場合には、書
き込みデータは一度書き込みデータレジスタ４に設定さ
れ、選択回路５を通してＥＣＣ発生回路６にてＥＣＣコ
ードを発生しビットデータとともにメモリアレイ３に書
き込まれる。また、読み出しの場合には、メモリアレイ
３から読み出したデータを読み出しデータレジスタｌＯ
に設定し、読み出しデータからシンドローム発生国＃！
９でシンドロームを発生させる。シンドローム解読回路
８はその結果に誤りがあった場合には、読み出しデータ
を誤り訂正回路７で訂正して中央処理装Ｗ１に送られる
。さらに、本実施例ではメモリリフレッシュ時にも同様
のルートで訂正された読出しデータで再度メモリアレイ
３に書き込みを行うものとする。
ここで読み出しデータに誤りがあった場合には、ビット
エラー検出線１０３が動作状層となり、アドレスアレイ
１１に登録されているアドレス内容と誤りデータを持つ
アドレスとを比較口１１ｉ４で比較する。この比較した
結果でアドレスアレイ１１に誤りデータを持つアドレス
がまだ登録されていない場合には、アドレスアレイ１１
に読み出し時のアドレスを登録し、対応するカウンタ回
路１２にカウンタ回路１２にカウンタ値の“１“を書き
込む、誤りデータを持つアドレスがすでにアドレスアレ
イ１１に登録されている場合には、比較口８１４の出力
信号１０２で加算回路１２により登録されているアドレ
スアレイ１０に対応するカウンタ回１１１２を“＋１”
加算する。
エラー検出線１０３が動作状層となり、アドレスアレイ
１１に登録されているアドレス内容と誤りデータを持つ
アドレスとを比較口１１ｉ４で比較する。この比較した
結果でアドレスアレイ１１に誤りデータを持つアドレス
がまだ登録されていない場合には、アドレスアレイ１１
に読み出し時のアドレスを登録し、対応するカウンタ回
路１２にカウンタ回路１２にカウンタ値の“１“を書き
込む、誤りデータを持つアドレスがすでにアドレスアレ
イ１１に登録されている場合には、比較口８１４の出力
信号１０２で加算回路１２により登録されているアドレ
スアレイ１０に対応するカウンタ回１１１２を“＋１”
加算する。
このような構成とすることにより、中央処理装置が後で
登録されたアドレスを再度読み出し、どのアドレスでエ
ラーが発生しているかを判定することができる。
登録されたアドレスを再度読み出し、どのアドレスでエ
ラーが発生しているかを判定することができる。
以上説明したように本発明はメモリリフレッシュごとに
、又はメモリ読み取り時に２ビツト以上のエラーを検出
するための登録手段を有している。すなわち、ＥＣＣチ
ェック時に１ビツトエラーを検出した場合に１ビツトエ
ラーが発生したアドレスを登録する複数のアドレスアレ
イ回路と、アドレスを登録した回路に対応するエラーの
回数を加算する回路と、アドレスアレイ回路およびカウ
ンタ回路を読み出しおよびクリアする手段とを有するこ
とにより、中央処理装置がメモリアレイのどのアドレス
で誤りが発生しているかを判定してメモリ素子を取り替
えることができる効果がある。
、又はメモリ読み取り時に２ビツト以上のエラーを検出
するための登録手段を有している。すなわち、ＥＣＣチ
ェック時に１ビツトエラーを検出した場合に１ビツトエ
ラーが発生したアドレスを登録する複数のアドレスアレ
イ回路と、アドレスを登録した回路に対応するエラーの
回数を加算する回路と、アドレスアレイ回路およびカウ
ンタ回路を読み出しおよびクリアする手段とを有するこ
とにより、中央処理装置がメモリアレイのどのアドレス
で誤りが発生しているかを判定してメモリ素子を取り替
えることができる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・中央処理装置、２・・・記憶装置、３・・・メ
モリアレイ、４・・・書き込みデータレジスタ、５・・
・選択回路、６・・・ＥＣＣ発生回路、７・・・誤り訂
正回路、８・−・解読回路、９・・・シンドローム発生
回路、１０・・・読み出しデータレジスタ、１１・・・
アドレスアレイ、１２・・・カウンタ回路、１３・・・
加算回路、１４・・・比較回路、１００・・・アドレス
線、１０１・−・データ線、１０２・・・比較結果信号
線、１０３・・・ビットエラー検出線、１０４・・・リ
セット信号線。
モリアレイ、４・・・書き込みデータレジスタ、５・・
・選択回路、６・・・ＥＣＣ発生回路、７・・・誤り訂
正回路、８・−・解読回路、９・・・シンドローム発生
回路、１０・・・読み出しデータレジスタ、１１・・・
アドレスアレイ、１２・・・カウンタ回路、１３・・・
加算回路、１４・・・比較回路、１００・・・アドレス
線、１０１・−・データ線、１０２・・・比較結果信号
線、１０３・・・ビットエラー検出線、１０４・・・リ
セット信号線。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置がＥＣＣの情報を読みとりビットエラ
ーの訂正を行う記憶装置において、前記ＥＣＣのエラー
チェック時に２回以上のビットエラー情報を１ビットエ
ラーごとに登録し、後で前記中央処理装置がその登録さ
れたエラーのチェックを行うための登録手段を有するこ
とを特徴とする記憶装置。 ２、前記登録手段が１ビットエラーを検出するごとに１
ビットエラーが発生したアドレスを登録するアドレスア
レイと、前記アドレスアレイに登録した情報に対応する
ビットエラーの回数を加算して行くカウンタ回路と、メ
モリのエラー情報を登録するレジタスと、前記レジスタ
および前記アドレスアレイと前記カウンタ回路との情報
を比較する比較回路と、前記中央処理装置の制御により
前記アドレスアレイならびにカウンタ回路の情報を読み
出しおよび消去する手段とを有することを特徴とする請
求項１記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279761A JPH04153757A (ja) | 1990-10-18 | 1990-10-18 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279761A JPH04153757A (ja) | 1990-10-18 | 1990-10-18 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04153757A true JPH04153757A (ja) | 1992-05-27 |
Family
ID=17615539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279761A Pending JPH04153757A (ja) | 1990-10-18 | 1990-10-18 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04153757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251066A (ja) * | 2007-03-29 | 2008-10-16 | Nec Corp | メモリ制御方法、メモリシステム、およびプログラム |
-
1990
- 1990-10-18 JP JP2279761A patent/JPH04153757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251066A (ja) * | 2007-03-29 | 2008-10-16 | Nec Corp | メモリ制御方法、メモリシステム、およびプログラム |
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