JPH05165736A - 半導体記憶装置の２ビット誤り訂正回路 - Google Patents
半導体記憶装置の２ビット誤り訂正回路Info
- Publication number
- JPH05165736A JPH05165736A JP3352831A JP35283191A JPH05165736A JP H05165736 A JPH05165736 A JP H05165736A JP 3352831 A JP3352831 A JP 3352831A JP 35283191 A JP35283191 A JP 35283191A JP H05165736 A JPH05165736 A JP H05165736A
- Authority
- JP
- Japan
- Prior art keywords
- syndrome
- bit
- circuit
- error
- bit error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ＳＥＣ−ＤＥＤ符号（１ビット誤り訂正−２
ビット誤り検出符号）を使用し、簡単な回路で２ビット
誤りを訂正する。 【構成】 １ビット誤り検出回路４とアドレスの一部を
デコードするデコード回路５からの指示により、１ビッ
ト誤り時のシンドロームを記憶するレジスタ６〜９を持
ち、２ビット誤り検出回路３が２ビット誤りを検出した
とき、選択回路１１は固定故障による１ビット誤りのシ
ンドロームを選択するので、選択回路１１に接続される
ＸＯＲ回路２はソフトエラーによる１ビット誤りシンド
ロームを生成し、選択回路１０を介してシンドローム・
デコード回路１２と訂正回路１４がソフトエラーによる
誤りを訂正する。同時に、シンドローム・デコード回路
１３と、訂正回路１４は固定故障による誤りを訂正す
る。これにより、２ビット誤りを訂正する。
ビット誤り検出符号）を使用し、簡単な回路で２ビット
誤りを訂正する。 【構成】 １ビット誤り検出回路４とアドレスの一部を
デコードするデコード回路５からの指示により、１ビッ
ト誤り時のシンドロームを記憶するレジスタ６〜９を持
ち、２ビット誤り検出回路３が２ビット誤りを検出した
とき、選択回路１１は固定故障による１ビット誤りのシ
ンドロームを選択するので、選択回路１１に接続される
ＸＯＲ回路２はソフトエラーによる１ビット誤りシンド
ロームを生成し、選択回路１０を介してシンドローム・
デコード回路１２と訂正回路１４がソフトエラーによる
誤りを訂正する。同時に、シンドローム・デコード回路
１３と、訂正回路１４は固定故障による誤りを訂正す
る。これにより、２ビット誤りを訂正する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の２ビ
ット誤り訂正回路に関し、特に、誤り訂正・検出符号と
してＳＥＣ−ＤＥＤ（Ｓｉｎｇｌｅ ｂｉｔ Ｅｒｒｏ
ｒ Ｃｏｒｒｅｃｔｉｎｇ−Ｄｏｕｂｌｅ ｂｉｔ Ｅ
ｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ）符号（１ビット誤り訂
正−２ビット誤り検出符号）を使用する半導体記憶装置
での２ビット誤り訂正回路に関する。
ット誤り訂正回路に関し、特に、誤り訂正・検出符号と
してＳＥＣ−ＤＥＤ（Ｓｉｎｇｌｅ ｂｉｔ Ｅｒｒｏ
ｒ Ｃｏｒｒｅｃｔｉｎｇ−Ｄｏｕｂｌｅ ｂｉｔ Ｅ
ｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ）符号（１ビット誤り訂
正−２ビット誤り検出符号）を使用する半導体記憶装置
での２ビット誤り訂正回路に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の２ビット誤り訂
正回路は、誤り検出・訂正符号としてＤＥＣ（Ｄｏｕｂ
ｌｅ ｂｉｔ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ）符
号（２ビット誤り訂正符号）を使用し、図２に示すよう
に、半導体記憶素子から読み出す情報ビット５０と検査
ビット５１からシンドロームを生成しシンドローム信号
を出力するシンドローム生成回路４０と、シンドローム
信号をデコードし１ビット誤りと２ビット誤りを訂正す
るため各情報ビット毎に誤りを判断して、誤りのある情
報ビットを反転し本来の値に戻す為の指示信号を出力す
るシンドローム・デコード回路４２と、シンドローム・
デコード回路４２の指示に従い情報ビット５０の誤りを
訂正する訂正回路４１とを有している。
正回路は、誤り検出・訂正符号としてＤＥＣ（Ｄｏｕｂ
ｌｅ ｂｉｔ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ）符
号（２ビット誤り訂正符号）を使用し、図２に示すよう
に、半導体記憶素子から読み出す情報ビット５０と検査
ビット５１からシンドロームを生成しシンドローム信号
を出力するシンドローム生成回路４０と、シンドローム
信号をデコードし１ビット誤りと２ビット誤りを訂正す
るため各情報ビット毎に誤りを判断して、誤りのある情
報ビットを反転し本来の値に戻す為の指示信号を出力す
るシンドローム・デコード回路４２と、シンドローム・
デコード回路４２の指示に従い情報ビット５０の誤りを
訂正する訂正回路４１とを有している。
【０００３】次に、動作について説明する。記憶素子か
ら読み出す情報ビット５０と検査ビット５１に１ビット
或いは２ビットの誤りがある場合、シンドローム・デコ
ード回路４２はそのシンドローム信号をデコードしてど
の情報ビットが誤っているかをビットごとに調べ（ＤＥ
Ｃ符号の特性より、１ビット誤りと２ビット誤りのどち
らであっても誤っているビット位置を判断することがで
きる。）、誤りのある情報ビットを反転して本来の値に
戻すための指示信号を出力する。訂正回路４１はシンド
ローム・デコード回路４２の指示に従い、情報ビット５
０の誤りを訂正し出力する。
ら読み出す情報ビット５０と検査ビット５１に１ビット
或いは２ビットの誤りがある場合、シンドローム・デコ
ード回路４２はそのシンドローム信号をデコードしてど
の情報ビットが誤っているかをビットごとに調べ（ＤＥ
Ｃ符号の特性より、１ビット誤りと２ビット誤りのどち
らであっても誤っているビット位置を判断することがで
きる。）、誤りのある情報ビットを反転して本来の値に
戻すための指示信号を出力する。訂正回路４１はシンド
ローム・デコード回路４２の指示に従い、情報ビット５
０の誤りを訂正し出力する。
【０００４】また、記憶素子から読み出す情報ビット５
０と検査ビット５１に誤りがない場合、シンドローム・
デコード回路４２はそのシンドローム信号をデコードし
てどの情報ビットが誤っているかをビット毎に調べる
が、誤りが無いので、訂正回路４１は情報ビット５０を
何等変化させずに出力する。
０と検査ビット５１に誤りがない場合、シンドローム・
デコード回路４２はそのシンドローム信号をデコードし
てどの情報ビットが誤っているかをビット毎に調べる
が、誤りが無いので、訂正回路４１は情報ビット５０を
何等変化させずに出力する。
【０００５】以上の動作により、記憶素子から読み出す
情報ビット５０と検査ビット５１に２ビット以下の誤り
がある場合、情報ビット５０の誤りを訂正している。
情報ビット５０と検査ビット５１に２ビット以下の誤り
がある場合、情報ビット５０の誤りを訂正している。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置の２ビット誤り訂正回路にあっ
ては、誤り検出・訂正符号としてＤＥＣ符号を用いてい
るが、ＤＥＣ符号（大きく分類して３種の符号があ
る。）としてＤＥＣ−ＢＣＨ符号を使用する場合は、誤
り検出・訂正に必要な回路が非常に大規模になってしま
う。また、ＤＥＣ符号として多数決復号可能な符号（１
段直行可能符号，ＭＡ符号，直行ラテン方陣符号）を使
用する場合は、検査ビット数が非常に多くなってしま
う。また、ＤＥＣ−ＢＣＨ符号と多数決復号可能な符号
の中間的符号を使用する場合は、今まで述べた２つの符
号の中間的な特徴を持っている。
た従来の半導体記憶装置の２ビット誤り訂正回路にあっ
ては、誤り検出・訂正符号としてＤＥＣ符号を用いてい
るが、ＤＥＣ符号（大きく分類して３種の符号があ
る。）としてＤＥＣ−ＢＣＨ符号を使用する場合は、誤
り検出・訂正に必要な回路が非常に大規模になってしま
う。また、ＤＥＣ符号として多数決復号可能な符号（１
段直行可能符号，ＭＡ符号，直行ラテン方陣符号）を使
用する場合は、検査ビット数が非常に多くなってしま
う。また、ＤＥＣ−ＢＣＨ符号と多数決復号可能な符号
の中間的符号を使用する場合は、今まで述べた２つの符
号の中間的な特徴を持っている。
【０００７】そのため、ＤＥＣ符号にどのような符号を
使用しても、誤り検出・訂正回路を含む半導体記憶装置
が、経済的に安く実現できないという問題点と、物理的
に小さく実現することができないという問題点があっ
た。
使用しても、誤り検出・訂正回路を含む半導体記憶装置
が、経済的に安く実現できないという問題点と、物理的
に小さく実現することができないという問題点があっ
た。
【０００８】そこで、本発明の課題は、簡単な回路で２
ビット誤りを訂正できるようにし、もって小型化を図り
経済的にも安くできるようにする点にある。
ビット誤りを訂正できるようにし、もって小型化を図り
経済的にも安くできるようにする点にある。
【０００９】
【課題を解決するための手段】このような課題を解決す
るため、本発明は、誤り検出・訂正符号としてＳＥＣ−
ＤＥＤ符号を使用する半導体記憶装置において、記憶素
子から読み出す情報ビットと検査ビットからシンドロー
ムを生成しシンドローム信号Ａとして出力するシンドロ
ーム生成回路と、前記シンドローム信号Ａより１ビット
誤りを検出する１ビット誤り検出回路と、前記シンドロ
ームＡより２ビット誤りを検出する２ビット誤り検出回
路と、前記１ビット誤り検出回路が１ビット誤りを検出
したときに前記シンドローム生成回路が入力した情報ビ
ットと検査ビットを記憶している記憶素子に対応する場
所へ前記シンドローム信号Ａを記憶するレジスタと、前
記シンドローム生成回路が入力した情報ビットと検査ビ
ットを記憶している記憶素子に対応する前記レジスタの
出力を選択する選択回路Ａと、前記シンドローム信号Ａ
と前記選択回路Ａが選択した前記レジスタが記憶する１
ビット誤り検出時のシンドロームとを対応するビット毎
に排他的論理和（ＸＯＲ）の演算を行ないシンドローム
信号Ｂとして出力するＸＯＲ回路と、前記シンドローム
信号Ａと前記シンドローム信号Ｂとを前記２ビット誤り
検出回路からの指示に従い２ビット誤りを検出したとき
のみシンドローム信号Ｂを選択しシンドローム信号Ｃと
して出力する選択回路Ｂと、前記シンドローム信号Ｃを
デコードし１ビット誤りを訂正するために各情報ビット
毎に誤りを判断して、誤りのある情報ビットがあればそ
のビットを反転し本来の値に戻すための指示信号を出力
するシンドローム・デコード回路Ａと、前記２ビット誤
り検出回路の指示に従い２ビット誤り検出したときのみ
前記選択回路Ａが選択した前記レジスタが記憶する１ビ
ット誤り検出時のシンドロームをデコードし１ビット誤
りを訂正する為に各情報ビット毎に誤りを判断して、誤
りのある情報ビットを反転し本来の値に戻すための指示
信号を出力するシンドローム・デコード回路Ｂと、読み
出した情報ビットを前記シンドローム・デコード回路Ａ
とＢの指示に従い誤りを訂正する訂正回路とを備えたも
のである。
るため、本発明は、誤り検出・訂正符号としてＳＥＣ−
ＤＥＤ符号を使用する半導体記憶装置において、記憶素
子から読み出す情報ビットと検査ビットからシンドロー
ムを生成しシンドローム信号Ａとして出力するシンドロ
ーム生成回路と、前記シンドローム信号Ａより１ビット
誤りを検出する１ビット誤り検出回路と、前記シンドロ
ームＡより２ビット誤りを検出する２ビット誤り検出回
路と、前記１ビット誤り検出回路が１ビット誤りを検出
したときに前記シンドローム生成回路が入力した情報ビ
ットと検査ビットを記憶している記憶素子に対応する場
所へ前記シンドローム信号Ａを記憶するレジスタと、前
記シンドローム生成回路が入力した情報ビットと検査ビ
ットを記憶している記憶素子に対応する前記レジスタの
出力を選択する選択回路Ａと、前記シンドローム信号Ａ
と前記選択回路Ａが選択した前記レジスタが記憶する１
ビット誤り検出時のシンドロームとを対応するビット毎
に排他的論理和（ＸＯＲ）の演算を行ないシンドローム
信号Ｂとして出力するＸＯＲ回路と、前記シンドローム
信号Ａと前記シンドローム信号Ｂとを前記２ビット誤り
検出回路からの指示に従い２ビット誤りを検出したとき
のみシンドローム信号Ｂを選択しシンドローム信号Ｃと
して出力する選択回路Ｂと、前記シンドローム信号Ｃを
デコードし１ビット誤りを訂正するために各情報ビット
毎に誤りを判断して、誤りのある情報ビットがあればそ
のビットを反転し本来の値に戻すための指示信号を出力
するシンドローム・デコード回路Ａと、前記２ビット誤
り検出回路の指示に従い２ビット誤り検出したときのみ
前記選択回路Ａが選択した前記レジスタが記憶する１ビ
ット誤り検出時のシンドロームをデコードし１ビット誤
りを訂正する為に各情報ビット毎に誤りを判断して、誤
りのある情報ビットを反転し本来の値に戻すための指示
信号を出力するシンドローム・デコード回路Ｂと、読み
出した情報ビットを前記シンドローム・デコード回路Ａ
とＢの指示に従い誤りを訂正する訂正回路とを備えたも
のである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例に係る半導体記憶
装置の２ビット誤り訂正回路を示すブロック図であり、
１ビット誤り検出時のシンドロームを記憶するレジスタ
を４つ有している。
て説明する。図１は本発明の一実施例に係る半導体記憶
装置の２ビット誤り訂正回路を示すブロック図であり、
１ビット誤り検出時のシンドロームを記憶するレジスタ
を４つ有している。
【００１１】実施例に係る２ビット誤り訂正回路は、誤
り検出・訂正符号としてＳＥＣ−ＤＥＤ符号を使用し
て、記憶素子から読み出す情報ビットと検査ビットから
シンドロームを生成しシンドローム信号Ａとして出力す
るシンドローム生成回路１と、シンドローム信号Ａより
１ビット誤りを検出する１ビット誤り検出回路４と、シ
ンドローム信号Ａより２ビット誤りを検出する２ビット
誤り検出回路３と、１ビット誤り検出回路４が１ビット
誤りを検出したときにシンドローム生成回路１が入力し
た情報ビットと検査ビットを記憶している記憶素子に対
応する場所へシンドローム信号Ａを記憶するレジスタ
６，７，８，９を備えている。
り検出・訂正符号としてＳＥＣ−ＤＥＤ符号を使用し
て、記憶素子から読み出す情報ビットと検査ビットから
シンドロームを生成しシンドローム信号Ａとして出力す
るシンドローム生成回路１と、シンドローム信号Ａより
１ビット誤りを検出する１ビット誤り検出回路４と、シ
ンドローム信号Ａより２ビット誤りを検出する２ビット
誤り検出回路３と、１ビット誤り検出回路４が１ビット
誤りを検出したときにシンドローム生成回路１が入力し
た情報ビットと検査ビットを記憶している記憶素子に対
応する場所へシンドローム信号Ａを記憶するレジスタ
６，７，８，９を備えている。
【００１２】また、実施例は、シンドローム生成回路９
が入力した情報ビットと検査ビットを記憶している記憶
素子に対応するレジスタの出力を選択する選択回路Ａ１
１と、シンドローム信号Ａと選択回路Ａ１１が選択した
レジスタが記憶する１ビット誤り検出時のシンドローム
とを対応するビット毎に排他的論理和（ＸＯＲ）の演算
を行ないシンドローム信号Ｂとして出力するＸＯＲ回路
２と、シンドローム信号Ａとシンドローム信号Ｂとを２
ビット誤り検出回路３からの指示に従い２ビット誤りを
検出したときのみシンドローム信号Ｂを選択しシンドロ
ーム信号Ｃとして出力する選択回路Ｂ１０とを備えてい
る。
が入力した情報ビットと検査ビットを記憶している記憶
素子に対応するレジスタの出力を選択する選択回路Ａ１
１と、シンドローム信号Ａと選択回路Ａ１１が選択した
レジスタが記憶する１ビット誤り検出時のシンドローム
とを対応するビット毎に排他的論理和（ＸＯＲ）の演算
を行ないシンドローム信号Ｂとして出力するＸＯＲ回路
２と、シンドローム信号Ａとシンドローム信号Ｂとを２
ビット誤り検出回路３からの指示に従い２ビット誤りを
検出したときのみシンドローム信号Ｂを選択しシンドロ
ーム信号Ｃとして出力する選択回路Ｂ１０とを備えてい
る。
【００１３】さらに、実施例は、シンドローム信号Ｃを
デコードし１ビット誤りを訂正するために各情報ビット
毎に誤りを判断して、誤りのある情報ビットがあればそ
のビットを反転し本来の値に戻すための指示信号を出力
するシンドローム・デコード回路Ａ１２と、２ビット誤
り検出回路の指示に従い２ビット誤りを検出したときの
み選択回路Ａ１１が選択したレジスタが記憶する１ビッ
ト誤り検出時のシンドロームをデコードし１ビット誤り
を訂正するために各情報ビット毎に誤りを判断して、誤
りのある情報ビットを反転し本来の値に戻すための指示
信号を出力するシンドローム・デコード回路Ｂ１３と、
読み出した情報ビットをシンドローム・デコード回路Ａ
１２とＢ１３の指示に従い誤りを訂正する訂正回路１４
とを備えている。
デコードし１ビット誤りを訂正するために各情報ビット
毎に誤りを判断して、誤りのある情報ビットがあればそ
のビットを反転し本来の値に戻すための指示信号を出力
するシンドローム・デコード回路Ａ１２と、２ビット誤
り検出回路の指示に従い２ビット誤りを検出したときの
み選択回路Ａ１１が選択したレジスタが記憶する１ビッ
ト誤り検出時のシンドロームをデコードし１ビット誤り
を訂正するために各情報ビット毎に誤りを判断して、誤
りのある情報ビットを反転し本来の値に戻すための指示
信号を出力するシンドローム・デコード回路Ｂ１３と、
読み出した情報ビットをシンドローム・デコード回路Ａ
１２とＢ１３の指示に従い誤りを訂正する訂正回路１４
とを備えている。
【００１４】すなわち、上記シンドローム生成回路１
は、半導体記憶素子から読み出す情報ビット線２０と検
査ビット線２１より、シンドロームを生成しシンドロー
ム線２２へ出力する。１ビット誤り検出回路４は、シン
ドローム線２２のシンドロームから情報ビットと検査ビ
ットの１ビット誤りを検出し、信号線２６へ出力する。
２ビット誤り検出回路３は、シンドローム線２２のシン
ドロームから情報ビットと検査ビットの２ビット誤りを
検出し、信号線２５へ出力する。デコード回路５は、記
憶容量をあるアドレス毎に分割する役割を持つアドレス
線３２，３３をデコードし、結果を信号線３４等へ出力
する。また、信号線３４が論理“１”になる条件はアド
レス線３２，３３の値がどちらも論理“０”のときであ
る。
は、半導体記憶素子から読み出す情報ビット線２０と検
査ビット線２１より、シンドロームを生成しシンドロー
ム線２２へ出力する。１ビット誤り検出回路４は、シン
ドローム線２２のシンドロームから情報ビットと検査ビ
ットの１ビット誤りを検出し、信号線２６へ出力する。
２ビット誤り検出回路３は、シンドローム線２２のシン
ドロームから情報ビットと検査ビットの２ビット誤りを
検出し、信号線２５へ出力する。デコード回路５は、記
憶容量をあるアドレス毎に分割する役割を持つアドレス
線３２，３３をデコードし、結果を信号線３４等へ出力
する。また、信号線３４が論理“１”になる条件はアド
レス線３２，３３の値がどちらも論理“０”のときであ
る。
【００１５】レジスタ６，７，８，９は、１ビット誤り
検出回路４が１ビット誤りを検出したことを示し、デコ
ード回路５からの信号が論理“１”のときにシンドロー
ム線２２のシンドロームを記憶し、記憶している内容を
それぞれシンドローム線３５，３６，３７，３８へ出力
する。選択回路１１は、シンドローム線３５，３６，３
７，３８シンドローム信号をアドレス線３２，３３の指
示に従って選択し、シンドローム線２４へ出力する。ま
た、シンドローム線３８を選択する条件はアドレス線３
２，３３の値がどちらも論理“０”のときである。ＸＯ
Ｒ回路２は、シンドローム線２２のシンドロームとシン
ドローム線２４のシンドロームとを対応する各ビット毎
に排他的論理和の演算を行ない、シンドローム線２３へ
出力する。選択回路１０は、シンドローム線２２，２３
のシンドローム信号を信号線２５の指示に従って選択
し、シンドローム線２８へ出力する。また、シンドロー
ム線２３を選択する条件は、２ビット誤り検出回路３が
２ビット誤りを検出したときであり、それ以外はシンド
ローム線２２を選択する。
検出回路４が１ビット誤りを検出したことを示し、デコ
ード回路５からの信号が論理“１”のときにシンドロー
ム線２２のシンドロームを記憶し、記憶している内容を
それぞれシンドローム線３５，３６，３７，３８へ出力
する。選択回路１１は、シンドローム線３５，３６，３
７，３８シンドローム信号をアドレス線３２，３３の指
示に従って選択し、シンドローム線２４へ出力する。ま
た、シンドローム線３８を選択する条件はアドレス線３
２，３３の値がどちらも論理“０”のときである。ＸＯ
Ｒ回路２は、シンドローム線２２のシンドロームとシン
ドローム線２４のシンドロームとを対応する各ビット毎
に排他的論理和の演算を行ない、シンドローム線２３へ
出力する。選択回路１０は、シンドローム線２２，２３
のシンドローム信号を信号線２５の指示に従って選択
し、シンドローム線２８へ出力する。また、シンドロー
ム線２３を選択する条件は、２ビット誤り検出回路３が
２ビット誤りを検出したときであり、それ以外はシンド
ローム線２２を選択する。
【００１６】シンドローム・デコード回路１２は、シン
ドローム線２８のシンドロームをデコードして、１ビッ
ト誤りを訂正するために各情報ビット毎に誤りを判断す
る。誤りがあれば、その情報ビットを反転して本来の値
に戻す（誤りを訂正する）指示信号を信号線２９へ出力
する。シンドローム・デコード回路１３は、信号線２５
が２ビット誤りを検出したことを示す場合にのみ、シン
ドローム線２４のシンドロームをデコードして、１ビッ
ト誤りを訂正するために各情報ビット毎に誤りを判断す
る。誤りがあれば、その情報ビットを反転して本来の値
に戻すための指示信号を信号線３０へ出力する。訂正回
路１４は、信号線２９と信号線３０の誤り訂正指示に従
い情報ビット線２０の誤りを訂正し、訂正データ線３１
へ出力する。
ドローム線２８のシンドロームをデコードして、１ビッ
ト誤りを訂正するために各情報ビット毎に誤りを判断す
る。誤りがあれば、その情報ビットを反転して本来の値
に戻す（誤りを訂正する）指示信号を信号線２９へ出力
する。シンドローム・デコード回路１３は、信号線２５
が２ビット誤りを検出したことを示す場合にのみ、シン
ドローム線２４のシンドロームをデコードして、１ビッ
ト誤りを訂正するために各情報ビット毎に誤りを判断す
る。誤りがあれば、その情報ビットを反転して本来の値
に戻すための指示信号を信号線３０へ出力する。訂正回
路１４は、信号線２９と信号線３０の誤り訂正指示に従
い情報ビット線２０の誤りを訂正し、訂正データ線３１
へ出力する。
【００１７】次に、本発明での２ビット誤り訂正の基本
的考え方を説明する。半導体記憶素子での誤りの原因
は、ほぼ固定故障とソフトエラーによる誤りとに分類す
ることができる。固定故障とは、記憶素子の出力が、ど
のアドレスであっても論理“０”或いは論理“１”に固
定されているものであり、ソフトエラーとは、阻止が壊
れているわけではないが、ごく低い頻度でランダムに発
生する誤りである。このことから、２ビット誤りはソフ
トエラーだけでは発生せず、１ビットの固定故障とソフ
トエラーが重複した場合に発生するものと考えることが
できる。また、ＳＥＣ−ＤＥＤ符号は２ビット誤りを検
出することができるが、誤っている２ビットのなかで１
ビットの誤りビット位置が判っていれば、もう片方のビ
ット誤り位置も判断できるので２ビットの誤りを訂正で
きるという特性を持っている。
的考え方を説明する。半導体記憶素子での誤りの原因
は、ほぼ固定故障とソフトエラーによる誤りとに分類す
ることができる。固定故障とは、記憶素子の出力が、ど
のアドレスであっても論理“０”或いは論理“１”に固
定されているものであり、ソフトエラーとは、阻止が壊
れているわけではないが、ごく低い頻度でランダムに発
生する誤りである。このことから、２ビット誤りはソフ
トエラーだけでは発生せず、１ビットの固定故障とソフ
トエラーが重複した場合に発生するものと考えることが
できる。また、ＳＥＣ−ＤＥＤ符号は２ビット誤りを検
出することができるが、誤っている２ビットのなかで１
ビットの誤りビット位置が判っていれば、もう片方のビ
ット誤り位置も判断できるので２ビットの誤りを訂正で
きるという特性を持っている。
【００１８】式で説明すると以下のようになる。 ＳＸ１＝Ｓ１◇Ｓ２ ここで、Ｓ１，ＳＸは１ビット誤り時のシンドローム，
Ｓ２は、Ｓ１とＳＸ１がそれぞれ示す１ビット誤りが同
時に発生した２ビット誤り時のシンドロームであり、◇
は対応するビットごとに排他的論理和演算を行なう記号
とする。この式より、ＳＥＣ−ＤＥＤ符号でも、２ビッ
ト誤りの片方の誤りビット位置（シンドローム）が判明
していればもう片方の誤りビット位置を特定することが
できるので、２ビット誤りを訂正できることが判る。
Ｓ２は、Ｓ１とＳＸ１がそれぞれ示す１ビット誤りが同
時に発生した２ビット誤り時のシンドロームであり、◇
は対応するビットごとに排他的論理和演算を行なう記号
とする。この式より、ＳＥＣ−ＤＥＤ符号でも、２ビッ
ト誤りの片方の誤りビット位置（シンドローム）が判明
していればもう片方の誤りビット位置を特定することが
できるので、２ビット誤りを訂正できることが判る。
【００１９】次に、実施例の動作を説明する。情報ビッ
ト２０と検査ビット２１に１ビット誤りがある場合、１
ビット誤り検出回路４は１ビット誤りを検出し、その時
のアドレス線３２，３３の値がどちらも“０”であると
仮定するとデコードした結果にしたがって、レジスタ９
に１ビット誤り時のシンドロームを記憶する。同時に選
択回路１０は２ビット誤りではないのでシンドローム線
２２を選択し、シンドローム線２８のシンドロームより
シンドローム・デコード回路１２と訂正回路１４が情報
ビット線２０の１ビット誤りを訂正する。
ト２０と検査ビット２１に１ビット誤りがある場合、１
ビット誤り検出回路４は１ビット誤りを検出し、その時
のアドレス線３２，３３の値がどちらも“０”であると
仮定するとデコードした結果にしたがって、レジスタ９
に１ビット誤り時のシンドロームを記憶する。同時に選
択回路１０は２ビット誤りではないのでシンドローム線
２２を選択し、シンドローム線２８のシンドロームより
シンドローム・デコード回路１２と訂正回路１４が情報
ビット線２０の１ビット誤りを訂正する。
【００２０】情報ビット２０と検査ビット２１に２ビッ
ト誤りがある場合、１ビットは固定故障による誤りなの
で、通常２ビット誤りが検出される以前に固定故障によ
る１ビット誤りが検出されている。アドレス線３２，３
３の値がどちらも“０”であると仮定すると、２ビット
誤り検出回路３が２ビット誤りを検出すると選択回路１
１はレジスタ９に記憶している固定故障による１ビット
誤り時のシンドロームを選択するので、ＸＯＲ回路２の
出力であるシンドローム線２３は、ソフトエラーによる
１ビット誤りのシンドロームを示し、選択回路１０は２
ビット誤りなのでシンドローム線２３を選択し、シンド
ローム線２８のシンドロームより、シンドローム・デコ
ード回路１２と訂正回路１４が情報ビット線２０のソフ
トエラーによる１ビット誤りを訂正する。同時に、シン
ドローム線２４のシンドロームよりシンドローム・デコ
ード回路１３と訂正回路１４が固定故障による１ビット
誤りを訂正して、情報ビット線２０の２ビットの誤りを
訂正する。
ト誤りがある場合、１ビットは固定故障による誤りなの
で、通常２ビット誤りが検出される以前に固定故障によ
る１ビット誤りが検出されている。アドレス線３２，３
３の値がどちらも“０”であると仮定すると、２ビット
誤り検出回路３が２ビット誤りを検出すると選択回路１
１はレジスタ９に記憶している固定故障による１ビット
誤り時のシンドロームを選択するので、ＸＯＲ回路２の
出力であるシンドローム線２３は、ソフトエラーによる
１ビット誤りのシンドロームを示し、選択回路１０は２
ビット誤りなのでシンドローム線２３を選択し、シンド
ローム線２８のシンドロームより、シンドローム・デコ
ード回路１２と訂正回路１４が情報ビット線２０のソフ
トエラーによる１ビット誤りを訂正する。同時に、シン
ドローム線２４のシンドロームよりシンドローム・デコ
ード回路１３と訂正回路１４が固定故障による１ビット
誤りを訂正して、情報ビット線２０の２ビットの誤りを
訂正する。
【００２１】情報ビット２０と検査ビット２１に誤りが
ない場合、選択回路１０は２ビット誤りではないのでシ
ンドローム線２２を選択し、シンドローム線２８のシン
ドロームよりシンドローム・デコード回路１２と訂正回
路１４が情報ビット線２０の誤りを訂正しようとする
が、誤りがないので情報ビット線２０のデータをなにも
変更しない。
ない場合、選択回路１０は２ビット誤りではないのでシ
ンドローム線２２を選択し、シンドローム線２８のシン
ドロームよりシンドローム・デコード回路１２と訂正回
路１４が情報ビット線２０の誤りを訂正しようとする
が、誤りがないので情報ビット線２０のデータをなにも
変更しない。
【００２２】以上の動作により、どのような構成の半導
体記憶装置であっても、記憶装置を構成する記憶素子の
接続の方法に従って、記憶容量をあるアドレス毎に分割
する数（レジスタの数）とデコード回路５，選択回路１
１の入力となるアドレスを最適にすれば、正確に２ビッ
ト以下の誤りを訂正できる。
体記憶装置であっても、記憶装置を構成する記憶素子の
接続の方法に従って、記憶容量をあるアドレス毎に分割
する数（レジスタの数）とデコード回路５，選択回路１
１の入力となるアドレスを最適にすれば、正確に２ビッ
ト以下の誤りを訂正できる。
【００２３】また、２ビット誤りを訂正する為に、誤り
検出・訂正符号としてＤＥＣ符号を使用する場合と比較
すると、下記に示す特徴を持っているので、誤り検出・
訂正回路を含む半導体記憶装置を、経済的にかつ物理的
に小さく実現できる。
検出・訂正符号としてＤＥＣ符号を使用する場合と比較
すると、下記に示す特徴を持っているので、誤り検出・
訂正回路を含む半導体記憶装置を、経済的にかつ物理的
に小さく実現できる。
【００２４】ＳＥＣ−ＤＥＤ符号とＤＥＣ符号で、２ビ
ット誤りを検出・訂正する場合の定量的な比較値を以下
に示す。 ・ＳＥＣ−ＤＥＤ符号で２ビット誤りを訂正する本発明
の場合 検査ビット数：８ 回路量：約２．３ ・ＤＥＣ符号で２ビット誤りを訂正する場合 ＤＥＣ−ＢＣＨ符号 検査ビット数：１４
回路量：約３ 多数決復号可能な符号 検査ビット数：２２〜３２
回路量１〜１．５ 以上の比較は、情報ビットが６４ビット時の検査ビット
数と、ＳＥＣ−ＤＥＤ符号を使用して１ビット誤り訂正
−２ビット誤り検出を行なう場合の誤り検出・訂正に必
要な回路量を１とした場合の相対的な回路量を示してい
る。
ット誤りを検出・訂正する場合の定量的な比較値を以下
に示す。 ・ＳＥＣ−ＤＥＤ符号で２ビット誤りを訂正する本発明
の場合 検査ビット数：８ 回路量：約２．３ ・ＤＥＣ符号で２ビット誤りを訂正する場合 ＤＥＣ−ＢＣＨ符号 検査ビット数：１４
回路量：約３ 多数決復号可能な符号 検査ビット数：２２〜３２
回路量１〜１．５ 以上の比較は、情報ビットが６４ビット時の検査ビット
数と、ＳＥＣ−ＤＥＤ符号を使用して１ビット誤り訂正
−２ビット誤り検出を行なう場合の誤り検出・訂正に必
要な回路量を１とした場合の相対的な回路量を示してい
る。
【００２５】
【発明の効果】以上説明したように本発明の半導体記憶
装置の２ビット誤り訂正回路によれば、２ビット誤りは
固定故障による１ビット誤りとソフトエラーによる１ビ
ット誤りが重複した場合に発生すると考え、ＳＥＣ−Ｄ
ＥＤ符号を使用して、記憶容量をあるアドレス毎に分割
して分割した記憶容量に対応する１ビット誤り検出・訂
正時のシンドロームを記憶するレジスタを持ち、２ビッ
ト誤り検出時、レジスタが記憶しているシンドロームは
固定故障による１ビット誤りを訂正できるシンドローム
になるので、そのシンドロームをデコードし、その結果
に従って固定故障による１ビット分の誤りを訂正する。
また同時に、２ビット誤りとなっているシンドロームと
１ビット誤りシンドローム記憶回路が記憶しているシン
ドロームとの排他的論理和演算をすることにより、ソフ
トエラーによる１ビット分の誤りを訂正できるシンドロ
ームを生成する。そして、そのシンドロームをデコード
し、その結果に従ってソフトエラーによる１ビット分の
誤りを訂正することにより、正確に２ビット誤りを訂正
している。そのため、誤り検出・訂正回路の規模は同程
度であるが、検査ビットが非常に少ないので、誤り検出
・訂正回路を含む半導体記憶装置を経済的に実現でき、
また、物理的に小さく実現できるという結果を有する。
装置の２ビット誤り訂正回路によれば、２ビット誤りは
固定故障による１ビット誤りとソフトエラーによる１ビ
ット誤りが重複した場合に発生すると考え、ＳＥＣ−Ｄ
ＥＤ符号を使用して、記憶容量をあるアドレス毎に分割
して分割した記憶容量に対応する１ビット誤り検出・訂
正時のシンドロームを記憶するレジスタを持ち、２ビッ
ト誤り検出時、レジスタが記憶しているシンドロームは
固定故障による１ビット誤りを訂正できるシンドローム
になるので、そのシンドロームをデコードし、その結果
に従って固定故障による１ビット分の誤りを訂正する。
また同時に、２ビット誤りとなっているシンドロームと
１ビット誤りシンドローム記憶回路が記憶しているシン
ドロームとの排他的論理和演算をすることにより、ソフ
トエラーによる１ビット分の誤りを訂正できるシンドロ
ームを生成する。そして、そのシンドロームをデコード
し、その結果に従ってソフトエラーによる１ビット分の
誤りを訂正することにより、正確に２ビット誤りを訂正
している。そのため、誤り検出・訂正回路の規模は同程
度であるが、検査ビットが非常に少ないので、誤り検出
・訂正回路を含む半導体記憶装置を経済的に実現でき、
また、物理的に小さく実現できるという結果を有する。
【図１】本発明の一実施例に係る半導体記憶装置の２ビ
ット誤り訂正回路を示すブロック図である。
ット誤り訂正回路を示すブロック図である。
【図２】従来の半導体記憶装置の２ビット誤り訂正回路
の一例を示すブロック図である。
の一例を示すブロック図である。
１ シンドローム生成回路 ２ ＸＯＲ回路 ３ ２ビット誤り検出回路 ４ １ビット誤り検出回路 ５ デコード回路 ６，７，８，９ レジスタ １０，１１ 選択回路 １２，１３ シンドローム・デコード回路 １４ 訂正回路 ２０ 情報ビット線 ２１ 検査ビット線 ２２，２３，２４，２８，３５，３６，３７，３８ シ
ンドローム線 ２５，２６，２９，３０，３４ 信号線 ３１ 訂正データ線 ３２，３３ アドレス線 ４０ シンドローム生成回路 ４１ 訂正回路 ４２ シンドローム・デコード回路 ５０ 情報ビット線 ５１ 検査ビット線
ンドローム線 ２５，２６，２９，３０，３４ 信号線 ３１ 訂正データ線 ３２，３３ アドレス線 ４０ シンドローム生成回路 ４１ 訂正回路 ４２ シンドローム・デコード回路 ５０ 情報ビット線 ５１ 検査ビット線
Claims (1)
- 【請求項１】 誤り検出・訂正符号としてＳＥＣ−ＤＥ
Ｄ符号を使用する半導体記憶装置において、記憶素子か
ら読み出す情報ビットと検査ビットからシンドロームを
生成しシンドローム信号Ａとして出力するシンドローム
生成回路と、前記シンドローム信号Ａより１ビット誤り
を検出する１ビット誤り検出回路と、前記シンドローム
Ａより２ビット誤りを検出する２ビット誤り検出回路
と、前記１ビット誤り検出回路が１ビット誤りを検出し
たときに前記シンドローム生成回路が入力した情報ビッ
トと検査ビットを記憶している記憶素子に対応する場所
へ前記シンドローム信号Ａを記憶するレジスタと、前記
シンドローム生成回路が入力した情報ビットと検査ビッ
トを記憶している記憶素子に対応する前記レジスタの出
力を選択する選択回路Ａと、前記シンドローム信号Ａと
前記選択回路Ａが選択した前記レジスタが記憶する１ビ
ット誤り検出時のシンドロームとを対応するビット毎に
排他的論理和（ＸＯＲ）の演算を行ないシンドローム信
号Ｂとして出力するＸＯＲ回路と、前記シンドローム信
号Ａと前記シンドローム信号Ｂとを前記２ビット誤り検
出回路からの指示に従い２ビット誤りを検出したときの
みシンドローム信号Ｂを選択しシンドローム信号Ｃとし
て出力する選択回路Ｂと、前記シンドローム信号Ｃをデ
コードし１ビット誤りを訂正するために各情報ビット毎
に誤りを判断して、誤りのある情報ビットがあればその
ビットを反転し本来の値に戻すための指示信号を出力す
るシンドローム・デコード回路Ａと、前記２ビット誤り
検出回路の指示に従い２ビット誤り検出したときのみ前
記選択回路Ａが選択した前記レジスタが記憶する１ビッ
ト誤り検出時のシンドロームをデコードし１ビット誤り
を訂正する為に各情報ビット毎に誤りを判断して、誤り
のある情報ビットを反転し本来の値に戻すための指示信
号を出力するシンドローム・デコード回路Ｂと、読み出
した情報ビットを前記シンドローム・デコード回路Ａと
Ｂの指示に従い誤りを訂正する訂正回路とを備えたこと
を特徴とする半導体記憶装置の２ビット誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352831A JPH05165736A (ja) | 1991-12-16 | 1991-12-16 | 半導体記憶装置の２ビット誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352831A JPH05165736A (ja) | 1991-12-16 | 1991-12-16 | 半導体記憶装置の２ビット誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165736A true JPH05165736A (ja) | 1993-07-02 |
Family
ID=18426738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3352831A Pending JPH05165736A (ja) | 1991-12-16 | 1991-12-16 | 半導体記憶装置の２ビット誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119813A (ja) * | 2010-11-30 | 2012-06-21 | Nec Corp | エラー訂正回路及びエラー訂正方法 |
| US10340955B2 (en) | 2015-03-27 | 2019-07-02 | Renesas Electronics Corporation | Data processing circuit |
-
1991
- 1991-12-16 JP JP3352831A patent/JPH05165736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119813A (ja) * | 2010-11-30 | 2012-06-21 | Nec Corp | エラー訂正回路及びエラー訂正方法 |
| US10340955B2 (en) | 2015-03-27 | 2019-07-02 | Renesas Electronics Corporation | Data processing circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920002575B1 (ko) | 바이트 기입 에러코드 방법 및 장치 | |
| US6044483A (en) | Error propagation operating mode for error correcting code retrofit apparatus | |
| US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| US5418796A (en) | Synergistic multiple bit error correction for memory of array chips | |
| US9646716B2 (en) | Circuit arrangement and method with modified error syndrome for error detection of permanent errors in memories | |
| US4661955A (en) | Extended error correction for package error correction codes | |
| EP0339166B1 (en) | Extended errors correcting device having single package error correcting and double package error detecting codes | |
| JP3839215B2 (ja) | 誤り検出・訂正方法、計算機システムの主記憶制御装置、及び計算機システム | |
| US7350127B2 (en) | Error correction method and system | |
| EP0989681B1 (en) | Technique for correcting single-bit errors and detecting paired double-bit errors | |
| US8069395B2 (en) | Three bit error detection using ECC codes | |
| KR19990060758A (ko) | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 | |
| US7587658B1 (en) | ECC encoding for uncorrectable errors | |
| JPH0778746B2 (ja) | エラー訂正装置 | |
| US6742159B2 (en) | Address parity error processing method, and apparatus and storage for the method | |
| US4800563A (en) | Error processing method and apparatus for information processing system | |
| US5633882A (en) | Error detection and correction circuit | |
| US10860415B2 (en) | Memory architecture including response manager for error correction circuit | |
| JPH05165736A (ja) | 半導体記憶装置の２ビット誤り訂正回路 | |
| JPH05197580A (ja) | ２ビット誤り訂正回路 | |
| JPH08130480A (ja) | 誤り訂正復号器 | |
| JPS6160618B2 (ja) | ||
| JP2002251898A (ja) | シングルイベントアップセット補償回路 | |
| Phelps | Constructing an Error Correcting Code | |
| JPH04153757A (ja) | 記憶装置 |