JPH0778746B2 - エラー訂正装置 - Google Patents

エラー訂正装置

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JPH0778746B2
JPH0778746B2 JP60045009A JP4500985A JPH0778746B2 JP H0778746 B2 JPH0778746 B2 JP H0778746B2 JP 60045009 A JP60045009 A JP 60045009A JP 4500985 A JP4500985 A JP 4500985A JP H0778746 B2 JPH0778746 B2 JP H0778746B2
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フレデリツク・ジヨン・エイケルマン、ジユニア
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error

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  • Techniques For Improving Reliability Of Storages (AREA)
  • Error Detection And Correction (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はエラー訂正コード、特に、多重ビツト出力を有
する記憶チツプに最も効果的なエラー訂正コードに関す
る。
Ｂ 開示の概要 本発明は特に多重ビツト出力を有する記憶チツプに適合
するエラー訂正コードで、パリテイビツトはワードをな
すバイトごとに、検査ビツトはワードごとに計算され
る。４バイト32ビツトのワードでは、エラーが４バイト
の対応するビツトに限定される場合、８ビツトのエラー
訂正は４つのエラーまで訂正することができる。
Ｃ 従来の技術 近年、設計・製造されるコンピユータシステム、特にそ
の記憶容量は増加の一途をたどつている。しかしなが
ら、これらの大型化するコンピユータシステムの価格
は、VLSI記憶チツプを使用するため、横ばいのままかも
しくは低下している。前世代のメモリチツプのより小さ
い記憶チツプと同程度の価格で、より多くの記憶ビツト
がVLSIチツプにパツクされることができる。しかしなが
ら、記憶容量を増加すると必ず別の問題を生じる。記憶
ビツト数を増加すると、信頼性がきびしい問題になる。
記憶ビツトの偶然の故障がシステムのクラツシユすなわ
ち動作不能にさせることはもはやできない。非常に多数
の記憶ビツトはあまりにも大きく、かつ全体の故障確率
が高すぎると、単一のビツトの誤り、すなわち、単一チ
ツプの故障が、不良チツプが取換えられるまでコンピユ
ータシステムを動作不能にすることは許されない。更
に、VLSI記憶チツプでは、記憶素子の個々の構成要素の
大きさを著しく減少させるため、エラーが生じ易い。す
なわち、最近の記憶システムは複雑さを増しているが、
これは記憶素子の信頼性の低下という犠牲を払つて実現
されているのである。信頼性の問題に対する１つの解決
は、エラー訂正コード（ECC）の使用を増加させること
であつた。このECCの例は米国特許第4360916号明細書に
示されている。ECCにより記憶チツプで発生する偶発的
エラーを訂正することができる。例えば、ハミングECC
が使用される場合、８ビツトの検査コードを付加するこ
とにより、32ビツトのデータワードで単一のエラービツ
トを検出、かつ訂正することができる。ハミングコード
は、単独なソフトエラーすなわち記憶装置のビツトのラ
ンダム反転に対して非常に有効である。よつて、ビツト
反転の偶発的発生が訂正されることができ、ビツト反転
の確率が非常に低いので、単一の32ビツトワードでの２
つのビツト反転の同時確率は極めて小さくなる。ハミン
グ型ECCは、ハードエラーすなわち単独の記憶ビツトが
永久に動作不能になる永久エラーにも有効である。この
コードにより、この単一エラーを訂正することができ
る。単一のエラーのみが訂正される必要がある限り、エ
ラー訂正コードによる記憶空間の負担は比較的小さい。
ソフトエラーの場合、この条件は一般に満足される。大
型のコンピユータシステムでは、通常ワードのビツトご
とに別々の記憶チツプが設けられている。例えば、64ビ
ツトのワード長が使用される場合、ビツト当り１チツプ
として64個の別々の記憶チツプが設けられる。１つのチ
ツプが不良になり、その出力は信頼できなくなり、大型
のコンピユータシステムにおけるECCは、ハード故障に
対して記憶システムの全体の信頼性を劇的に増加するこ
とができる。
Ｄ 発明が解決しようとする問題点 しかしながら、より小型のコンピユータシステムではこ
の状況は幾分異なる。より小型のコンピユータシステム
の記憶装置に対する要求は通常かなり低いため、典型的
には複数ビツト出力を有する記憶チツプが使用される。
すなわち、典型的なデータワードの２ビツト以上が単一
の記憶チツプに記憶されている。例えば、各々が４ビツ
ト出力を有する合計８個の記憶チツプは32ビツトのデー
タワードを記憶するのに使用されることができる。デー
タ空間が十分小さく個々の記憶チツプが十分に大きい場
合、４ビツト幅のデータチツプの単一バンクは、システ
ムの記憶装置に対する要求をサポートするのに十分であ
る。このようなシステムにおけるECCの問題点は、１つ
の記憶チツプ全体が故障になり、その結果、そのチツプ
によつて与えられる４ビツトは信頼できなくなる。従つ
て、このようなシステムで妥当な信頼性を提供するのに
必要なエラー訂正コードは、32ビツトワードで少なくと
も４つのエラーを訂正できなければならない。このよう
なエラー訂正コードは使用可能であるけれども、記憶容
量にかなりの負担がかかる。もちろん、コンピユータシ
ステムは小型になるほど価格への影響が大きく、複数ビ
ツト出力の記憶チツプに対する有効なエラー訂正をサポ
ートするのに必要な記憶装置を増設することは、小型の
コンピユータシステムの設計方針に合わない。更に、単
一データワードの多数のエラーを訂正できるエラー訂正
コードは、通常コンピュータシステムの性能を低下させ
るであろうコンピユータの操作に負担がかかる。
従つて、本発明の目的は、データワードに複数のビツト
を提供する記憶チツプの故障の可能性に対して最適化さ
れるエラー訂正装置を提供することにある。
本発明の他の目的は、簡単で、かつ少数の検査ビツトを
使用するエラー訂正装置を提供することにある。
Ｅ 問題点を解決するための手段 本発明は要約すれば記憶装置の複数ビツトのデータワー
ドのエラー訂正方法において、データワードのバイトご
とにパリテイビツトを生成し、各々のバイトで少なくと
も１つの対応するビツトを訂正するエラー訂正ビツト
（検査ビツト）を付加するものである。前記パリテイビ
ツトはどのバイトが誤つたビツトを有しているかを指示
する。
更に、１データワードだけが訂正されるビツトを有する
必要がある限り、検査ビツトは複数のデータワードで共
用されることができる。
Ｆ 実施例（第１図〜第９図） 第２図は小型のコンピユータの代表的なデータワードを
示す。このワードは４バイトからなり、各バイトは８バ
イナリビツトからなる。従つて、図示のワードは32ビツ
トからなる。一般に32ビツトよりも大きいワードは大型
のコンピユータシステムで使用され、32ビツトよりも小
さいワードは、マイクロコンピユータのようないくつか
の小型のコンピユータで使用される。
典型的な記憶アーキテクチヤはデータワードの各ビツト
に１つの記憶チツプを割当てる。従つて、図示の例で
は、単一の記憶バンクに対して32の記憶チツプがあるこ
とになる。使用されている記憶チツプが256K（262144バ
イナリビツト）の容量を有する場合、32の記憶チツプは
256Kの32ビツトワードを提供する。
より小型のコンピユータシステムはこの全記憶容量を必
要としないので、記憶チツプは異なつたアーキテクチヤ
を有することがある。この場合、同一容量の256Kの記憶
チツプは複数の並列出力、例えば４出力に設計される。
この種のチツプは一般に64K×４記憶チツプと呼ばれ
る。この記憶チツプの特定のアドレスがアクセスされる
と、４ビツトのデータは同時に４並列出力から読出され
るか又は４並列出力に書込まれる。データワードと記憶
チツプの関係は第３図に示されている。データワードの
４バイトは並列とみなされることができ、記憶チツプ１
（参照番号10）から記憶チツプ８（参照番号12）までの
８個の記憶チツプはそれぞれ４バイトの各々の対応する
ビツトを記憶する。したがつて、32ビツトのデータワー
ドに適応させるには８つの記憶チツプのみが必要であ
る。もちろん、このような64K×４記憶チツプのバンク
の記憶容量は64Kのみである。小型のコンピユータシス
テムでの場合は、64Kの記憶容量で十分である。
この記憶アーキテクチヤの問題点は、エラー訂正がもつ
と難しくなることである。共通の故障モードは記憶チツ
プ１〜８の中の１つが誤りを生じ、その結果、誤りの生
じた記憶チツプの４出力ビツトのすべてが信頼できなく
なることである。これは、データワードの１ビツトのみ
が特定の記憶チツプに関連されていない大型のシステム
の場合と違つて、32ビツトのデータワードに４つの誤り
ビツトがありそうであることを意味する。ECCの複数ビ
ツト出力のチツプに適用する問題点とそれに対する解決
方法が技術論文「半導体記憶装置の適用のための故障許
容設計技術」（IBM研究開発ジヤーナル第28膜第２号、1
984年３月、177〜183頁）に記載されている。４ビツト
を検出し、かつ訂正するためのエラー訂正コードは、使
用可能であるが記憶集中的で、複数エラーが同一記憶チ
ツプに記憶されたビツトで発生しそうであるという事実
を考慮していない。
本発明により、別々のパリテイビツトはデータワードの
バイトごとに設けられ、エラー訂正のための付加検査ビ
ツトが設けられる。この検査ビツトは、エラーがデータ
ワードを構成するそれぞれのバイトの対応するビツトに
限定されている限り、パリテイビツトと共に４つのエラ
ーの１つを検出し、かつ訂正することができる。更に、
パリテイビツトは、複数のビツトエラーの大部分を、こ
のエラーが訂正不可能といえども検出することができ
る。
４バイト、32ビツトのデータワードの場合の本発明の１
つの実施例のエラー訂正コード（ECC）に対する形式は
第４図に示されている。もちろん、本発明は図示の例に
限定されるものではない。エラー訂正コードは、32ビツ
トのデータのエラー検出および訂正を与えるために４つ
のパリテイビツトと４つの検査ビツトを含む。もちろ
ん、パリテイビツトと検査ビツトのために設けられる付
加記憶容量を必要とする。第３図の記憶アーキテクチヤ
はパリテイビツトに対して一方の付加記憶チツプと検査
ビツトに対して他方の付加記憶チツプを含むように拡張
されることができる。
パリテイビツトの使用はデイジタルシステムで周知であ
る。複数ビツトのデータワードをカバーするパリテイビ
ツトは、モジユロ２演算のデータワードの複数ビツトを
加えることによつて生成される。例えば、データワード
に１が偶数個ある場合には、パリテイビツトは０であ
り、１が奇数個ある場合、パリテイビツトは１である。
本発明のパリテイに対する正確な規則は重要な要素でな
い。パリテイビツトはそれが生成されるデータワードと
共に記憶される。データワードが読出されると、パリテ
イビツトは再計算され、記憶されているパリテイビツト
と比較される。もちろん、記憶されているビツトと再計
算されたビツトが一致しない場合は、記憶装置にエラー
がある。パリテイビツトはエラーを検出するのみで、そ
れを訂正することはできない。さらに、単一のパリテイ
ビツトは偶数の多重エラーを検出することはできない。
なぜなら、２つのデータビツトが反転されれば同一パリ
テイビツトが発生される。パリテイビツトと検査ビツト
の同時使用は、米国特許第4355391号明細書、同第40300
67号明細書および同第4168486号明細書に開示されてい
る。しかしながら、これらはすべて関連検査ビツトと同
一長ワードをカバーするパリテイビツトを開示してい
る。
前述の本発明の実施例では、４つのパリテイビツトの各
々が１つの８ビツトバイトをカバーしている。したがつ
て、４つのパリテイビツトはデータワード内の４つのデ
ータバイトのどれがエラーを含んでいるかを指示するの
に使用される。ECCのためのデータワードのブロツキン
グは米国特許第3913068明細書および同第4291406号明細
書に記載されている。しかしながら、これらはRAMメモ
リからの並列データよりもむしろ直列データストリーム
のエラー訂正を説明している。
一旦、エラーが検出されると、４つの検査ビツトは全32
ビツトのデータワードを訂正するために使用される。訂
正はエラー訂正コードの絶対必要な部分としてパリテイ
ビツトを使用して行なわれる。
エラー訂正コードの詳細な説明を行なう前に、ECCの一
般概念が説明される。データワードがベクトル［Ｗ］で
表わされ、４つの検査ビツトが他のベクトル［Ｃ］で表
わされると、ECCはデータワードを検査ビツトに変換す
るＨマトリツクスにより規定される。すなわち、［Ｈ］
・［Ｗ］＝［Ｃ］である。マトリツクス乗算に必要な加
算はモジユロ２で実行されるので、最下位ビツトのみが
保持される。マトリツクスとベクトルが単一のビツト要
素を有する場合、モジユロ２加算は排他的ORゲートによ
り実行されることができる。Ｈマトリツクスは32ビツト
のワードのベクトルを４ビツトの検査ビツトのベクトル
または多分検査およびパリテイビツトを結合した８ビツ
トのベクトルに変換するので、Ｈマトリツクスは非正方
形である。更に、ここで説明するECCは分離可能なコー
ドであるので、元のデータワードは、訂正可能な形で記
憶されている場合、それ自身は変更されない。その結
果、記憶されているデータワードは記憶されているECC
から別々に読出されることができる。データワードは、
ビツトエラーのため最初に記憶されたベクトル［Ｗ］と
は多分異なつているベクトル［Ｗ′］として読出される
と、新しい検査ビツトのセツト、すなわち［Ｈ］・
［Ｗ′］＝［Ｃ′］が生成される。２つの検査ビツトの
セツトの差はシンドローム［Ｓ］と呼ばれる（［Ｓ］＝
［Ｃ′］−［Ｃ］）。そのビツトのいずれかの非０シン
ドロームは、ビツトエラーが存在することを示し、シン
ドロームビツトの組合せはデータワードのどのビツトが
エラーであるかを指示するために使用されることができ
る。
本発明の実施に適しているＨマトリツクスは下記の第１
表に示されている。非０要素のみが第１表に示されてい
る。示されたＨマトリツクスは検査ビツトC1〜C4ならび
にパリテイビツトP1〜P4の両方を生成するために使用さ
れることができる。
このパリテイビツトはより簡単な手段により容易に計算
されることができるけれども、実際には、検査ビツトと
パリテイビツトの組合せが８ビツトのECCである。
第１表のＨマトリツクスは、記憶されている検査ビツト
およびパリテイビツトを生成するために使用され、記憶
装置から読出されたデータワードから発生された検査ビ
ツトおよびパリテイビツトを生成するものにも使用され
る。シンドロームビツトは、生成された２つの検査ビツ
トのセツトの差で、例えば、S1＝C1′−C1である。パリ
テイビツトエラー信号は、２つのパリテイビツトのセツ
トの差で、例えば、Ｐ″＝P1′−P1である。非０パリテ
イビツト信号は対応するバイトのエラーを示す。
このシンドロームビツトは、Ｈマトリツクスを２回使用
する間にビツト反転を受けるビツト位置を指示するのに
使用される。パリテイビツトエラー信号は、エラーを有
する特定のバイトを指示するのに使用されるとともに、
ECCのシンドロームビツトにも関連して使用される。第
１表のＨマトリツクス対応するエラービツト位置の表が
第２表に示されている。
第２表の列はエラーを含むバイトを指示するパリテイビ
ツトエラー信号を示す。表の本体部分の項目はシンドロ
ームビツトの値を示すが、その値は個々のシンドローム
ビツトの加重和： Ｓ＝8S1＋4S2＋2S3＋S4 である。この加重和はこの表の表示を容易にするために
簡単に実行されるが、シンドロームビツトのそれぞれの
値を示している対応するテーブルが容易に生成されるこ
とができる。第２表の行は、訂正されるべきビツト位
置、すなわち反転ビツトの値を含むビツト位置を示す。
索引表の使用は米国特許第4358849号明細書に開示され
ている。
第２表は下記のように使用される。元のパリテイビツト
は新しく生成されたパリテイビツトと比較され、パリテ
イビツトエラー信号Ｐ″を生じる。この信号Ｐ″は、エ
ラーを有するものと指示されるワードのバイトを指示す
る。次に、パリテイビツトエラー信号が示された列が使
用される。その列の種々の項目はシンドロームビツトの
値と比較され、Ｓの一致値は、訂正される必要があるビ
ツト位置を指示する。このビツト位置は、パリテイビツ
トエラー信号が指示するどのバイトにエラーがあつても
訂正される。どの特定の列の場合も、表には示されてい
ないシンドロームＳの値がある。これらのシンドローム
の値は、エラーはあるが、このエラーは訂正できないエ
ラーであることを指示する。更に、このエラー訂正コー
ドは、恐らく複数バイトにおける単一のビツト位置がエ
ラーである場合のみ、訂正に使用できる。異なつたビツ
ト位置が同時にエラーであるならば、図示のECCの例は
このエラーを訂正することができない。しかしながら、
このECCは、これらのエラーが、異なつたバイトの対応
するビツトに制限されるならば、ワードの複数エラーを
訂正することができる。第３図で明らかなように、異な
つたバイトの対応するビツトは同一記憶チツプ10〜12か
ら生じるので、複数エラーは対応するビツトで最も起き
易い。
示された本発明のECCの例は自己保護する手段がない、
すなわち、パリテイビツトまたは検査ビツトがエラーの
場合、これらのエラーは訂正できない。しかしながら、
これは最初考える程重大な欠点ではない。検査ビツトだ
けがエラーの場合、パリテイビツトはエラーを表示しな
いだろうから、エラー訂正の試みもなされないであろ
う。パリテイビツトだけがエラーの場合、シンドローム
ビツトはすべて０になるであろう。この組合せは、すべ
てのシンドロームビツトの０値が第２表に含まれていな
いから、データワード中にエラーがないことを表示し続
けるであろう。本発明のECCを拡張し、パリテイビツト
および検査ビツトの訂正をカバーすることも可能である
が、そのためには更に検査ビツトが必要となり、記憶容
量の増設を要するので、小型コンピユータシステムの場
合に要求されるシステム簡略化の方針に合わない。
本発明のもう１つの実施例では、複数のデータワードが
単一の検査ビツトのセツトを共有する。このような検査
ビツトの共用は小型コンピユータシステムでは重要であ
る。なぜなら、それによつて検査ビツトの記憶に割振ら
れた記憶容量を減少することができるからである。第５
図に示される第２の実施例の形式では、各々が４つの８
ビツトバイトからなる２つのデータワードを有する。パ
リテイビツトPB1およびPB2の別々のセツトは、データワ
ードごとに生成され記憶される。この結果、８パリテイ
ビツトは、第１の実施例と同様に２つのデータワードの
異なつたバイトに割当てられる。しかしながら、検査ビ
ツトは下記のようにデータワード間で共用される。検査
ビツトは、第１表のＨマトリツクスを用いて生成される
が、個々のデータワードからは生成されない。その代
り、他のワードが、２つのデータワードの排他的ORによ
り生成される。これは２つのデータワードのモジユロ２
の加算に等しい。Ｈマトリツクスは検査ビツトに関する
限り、排他的ORワードに適用される。しかしながら、パ
リテイビツトは２つのそれぞれのデータワードから別々
に生成される。
データワードが記憶装置から読出されると、新しいパリ
テイビツトは該ワードのビツトごとに計算される。いか
なるパリテイビツトも検出されないならば、このデータ
ワードはエラーがないものと想定される。しかしなが
ら、新しく生成されたパリテイビツトのどれかが記憶さ
れているパリテイビツトと異なるならば、それによつて
エラーが指示され、訂正ルーチンが開始される。次に他
のデータワードが記憶装置から読出され、２つのワード
の排他的ORが実行され、排他的ORワードから新しい検査
ビツトが生成される。新しい検査ビツトと古い検査ビツ
トの差をとることによつてシンドロームビツトが得られ
る。次に第２表はエラーであるビツト位置を指示するた
めに使用され、かつこのパリテイビツトはエラーがある
バイトを指示する。もちろん、どちらのデータワードに
もエラーがあることをパリテイビツトが指示するなら
ば、共用検査ビツトはエラー訂正することができない。
その代りに、訂正不可能なエラーはそれによつて指示さ
れる。
共用ビツトの概念は３つ以上のデータワードに拡張され
ることができる。各々のデータワードはそれ自身のパリ
テイビツトのセツトを有する。しかしながら、検査ビツ
トは全ての複数データワードの対応するビツトのモジユ
ロ２加算から生成される。このパリテイビツトは任意の
データワード数に存在するエラーを指示するけれども、
単一の検査ビツトのセツトは、エラーが単一のデータワ
ードのバイトの対応するビツトに制限される場合のみ、
エラー訂正に有効である。しかしながら、別々の記憶チ
ツプが複数データワードに使用されている場合、２つの
異なつた記憶チツプが複数のデータワードでエラーを生
じる確立は低い。米国特許第4355391号明細書に多少類
似した方式が記載されている。この方法では、パリテイ
ビツトと検査ビツトの両方共64データバイトにより共用
されるが、どのバイトがパリテイエラーを生じているか
は簡単には指示されない。
次に、本発明のエラー訂正コードに対する可能なハード
ウエアの実施例を第１図に関連して説明する。記憶アレ
イ20は、第３図に示すように、１つのデータワードとそ
の関連パリテイビツトおよび検査ビツトを記憶する記憶
チツプから成る。32線のバス22はパリテイビツト発生器
24と検査ビツト発生器26に接続される。このパリテイビ
ツトは特定のパリテイビツトが関連する８ビツトバイト
のすべてのビツトの排他的ORにより生成される。検査ビ
ツト発生器26は、Ｈマトリツクスとワードベクトル
［Ｗ］の行列乗算を実行する。この行列乗算は、ワード
ベクトル［Ｗ］とＨマトリツクスの行の対応する要素の
AND積により達成されることができる。次に、排他的OR
はその行からの積のすべてで実行され、検査ビツトの１
つを生成する。このような回路はメモリセルのアレイで
容易に実現されることができる。
パリテイビツト発生器24は４つのパリテイビツトを出力
し、検査ビツト発生器26は、４つの検査ビツトを出力す
る。これらの回路または同様の回路は、記憶アレイ20に
予め記憶された検査ビツトおよびパリテイビツトを生成
するために以前に使用されていたものと仮定する。予め
生成されたパリテイビツトは、４線のバス28を介して記
憶アレイ20からパリテイビツト比較器30に出力され、こ
のパリテイビツト比較器30でパリテイビツト発生器24か
ら現に生成されたパリテイビツトとビツト単位で比較さ
れる。パリテイビツト比較器30の４出力は、データワー
ドＷの４バイトのどれかがパリテイエラーを含んでいる
かを指示するパリテイビツトエラー信号Ｐ″である。
予め生成された検査ビツトは４線のバス32を介して記憶
アレイ20から出力され、検査ビツト比較器34に供給され
る。この検査ビツト比較器34は記憶アレイ20からの検査
ビツトと検査ビツト発生器26で生成された検査ビツトと
を比較する。この比較もビツト単位で行なわれる。検査
ビツト比較器34の４出力はシンドロームビツトＳであ
る。パリテイビツトエラー信号Ｐ″とシンドロームビツ
トＳはビツトエラーロケータ36に入力される。このビツ
トエラーロケータ36は、第２表に従つて、訂正するすな
わち反転を必要とするデータワードＷのビツトの位置を
計算する。
ビツトエラーロケータ36には少なくとも２つの可能な実
施例がある。第１の実施例では、パリテイビツトエラー
信号Ｐ″を運ぶ４線は、第６図に示されるデコーダすな
わちセレクタ42に接続される。パリテイビツトエラー信
号を４線全ての値により、16出力線E0〜E15の中の１つ
がハイレベルになる。第３表はパリテイビツトエラー信
号Ｐ″の値と16信号線E0〜E15の間の関係を表わす表で
ある。
第３表は単に16進数の２進数表示である。同様に、シン
ドロームビツトＳは４入力線から第７図に示され、16出
力線E0〜E15を有するデコーダすなわちセレクタ44に供
給される。これらの入出力の値の関係は第３表と同様な
表で示される。出力線E0〜E15の中のハイレベルになる
線は第２表のシンドローム値Ｓにより指定される。
出力線E0〜E15およびF0〜F15の値を、訂正を必要とする
ビツトおよびバイトの位置に関連づけることが必要とさ
れる。第２表において、列は、第３表に示された対応に
より信号E0〜E15に対応し、表の項目は線F0〜F15の番号
に対応する。ＥおよびＦ信号の多数の異なつた組合せに
より特定のビツトと特定のバイトが訂正を必要とするよ
うに指示される。例えば、第１バイトの第１ビツトにあ
るエラーは下記の式により表わすことができる： BYTE1.BIT1＝E8F1.OR.E12F3 OR.E10F5.OR.E9F9.OR.E14F7 OR.E13F11.OR.E11F13.OR.E15F15 第２表を注意深く検査することにより、データワードの
他の31ビツトについても同様な関係が得られることがで
きる。この式は第８図に示される論理回路を使用するこ
とにより電気的に実現されることができる。８つのAND
ゲート50〜64の各々は、２つの入力、すなわち、図示さ
れた線の順序を有する１つのＥ線と１つのＦ線を有す
る。ANDゲート50〜64の出力のすべてはORゲート66の８
入力に供給される。ORゲート66の出力は前述の式で規定
された値BYTE1.BIT1である。この出力は第１バイトの第
１ビツトがエラーであることを指示する。もちろん、デ
ータワードＷの32ビツトを指示するには第８図の回路と
同様な合計32の回路を必要とする。同様の回路は前記技
術論文で開示されている。
ビツトエラーロケータ36に対する他の実施例は第９図に
示されているROM70を使用する。32ビツトのデータワー
ドの場合、ROM70は容量が256×32、すなわち256の独立
にアドレス指定可能なワードで、各々のワードが32ビツ
トを有する記憶容量を必要とする。256ワードに対する
アドレス指定空間の８ビツトは、パリテイビツトエラー
信号Ｐ″とシンドロームビツトＳに割当てられる。その
結果、パリテイビツトエラー信号とシンドロームビツト
の各々の組合せは異なつた記憶位置をアドレス指定す
る。別々にアドレス指定可能であるワードの個々のビツ
トはデータワードＷのビツトに対応する。特定ビツトに
おける１の存在は、データワードＷのそのビツトが訂正
される必要があることを指示している。ECCに対してROM
を使用することは米国特許第4168486号、同第4358849号
に開示されている。
第１図で示されているように、ビツトエラーロケータ36
の32出力線は、データビツト変更器80に接続される。記
憶アレイ20からのバス22もデータビツト変更器80に接続
される。データビツト変更器80は、ビツトエラーロケー
タ36の出力により指示されたデータワードＷのビツトを
反転する。このデータビツト変更器80は、対応するバス
22の線とビツトエラーロケータ36からの線を入力とする
と32の排他的ORゲートにより容易に実現されることがで
きる。データビツト変更器80からの出力は訂正されたデ
ータである。
ビツトエラーロケータ36は更に２つの出力を有すること
がある。１つの出力は、エラーが発生されたことを指示
する単一のエラー信号線である。このエラー信号は、信
号E0およびF0のNANDをとることによつて容易に実現され
ることができる。このＥ線とＦ線の組合せはエラーを示
さない唯一の組合せである。ビツトエラーロケータ36の
もう１つの出力は、訂正不能エラーの出力である。訂正
不能エラーは第２表には示されていないパリテイビツト
エラー信号ＰとシンドロームＳのこれらの組合せに対し
て生じる。ECCは、エラーはあるがそれは必然的に複数
ビツトエラーであるエラーを訂正できないということを
検出することができる。訂正不能エラーの出力はANDゲ
ートの組合せにより実現されることができる。その出力
は第８図の回路と同様なオアゲートへの入力である。そ
れに代るものとして、第９図のROM70は訂正不能なエラ
ーである余分の出力を有する256×33のROMに拡張される
ことができる。
Ｇ 発明の効果 本発明により、記憶チツプから複数ビツトを出力する場
合に適合するエラー訂正が可能となり、特に小型のコン
ピユータシステムで妥当な信頼性を確保することができ
る。
【図面の簡単な説明】
第１図は本発明のエラー訂正を使用するシステムのブロ
ツク図、第２図はデータワードの形式を示す図、第３図
はデータワードの形式とこのデータワードが含まれる記
憶チツプの関係を示す図、第４図は本発明の１つのデー
タワードの形式を示す図、第５図は本発明の他の実施例
におけるダブルデータワードの形式を示す図、第６図は
本発明のビツトエラーロケータで使用できるセレクタを
示す図、第７図はビツトエラーロケータで使用できる他
のセレクタを示す図、第８図はビツトエラーロケーシヨ
ンの一部の論理回路図、第９図はビツトエラーロケータ
の他の実施例で使用できるROMを示す図である。 20……記憶アレイ、24……パリテイビツト発生器、26…
…検査ビツト発生器、30……パリテイビツト比較器、34
……検査ビツト比較器、36……ビツトエラーロケータ、
80……データビツト変更器。
フロントページの続き (72)発明者 ローレンス・ケネス・ランジ アメリカ合衆国ニユーヨーク州ワツピンジ ヤーズ・ホールズ、ラス・プレース８番地 (56)参考文献 特開 昭52−142453（ＪＰ，Ａ) 米国特許4345328（ＵＳ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】各々が複数のビツトからなる複数のサブワ
    ードから構成されるデータワードのエラーを訂正するエ
    ラー訂正装置において、 元のデータワードの各サブワードから第１のパリテイビ
    ツトのセツトを生成する手段と、 エラー訂正コードにより前記元のデータワードから第１
    の検査ビツトのセットを生成する手段と、 メモリに記憶されている前記元のデータワードを読出し
    て得られたデータワードの各サブワードから第２のパリ
    テイビツトのセツトを生成する手段と、 前記エラー訂正コードにより前記読出して得られたデー
    タワードから第２の検査ビツトのセツトを生成する手段
    と、 前記第１及び第２のパリテイビツトのセツトをビツト単
    位で比較して、一致しない場合、前記読出して得られた
    データワードにパリテイエラーが存在することを指示す
    るパリテイエラー信号を発生する手段と、 前記第１及び第２の検査ビツトのセツトをビツト単位に
    比較して、シンドロームビツトのセツトを生成する手段
    と、 前記パリテイビツトエラー信号及び前記シンドロームビ
    ツトのセツトにより前記データワードのビツトエラー位
    置を計算する手段とを備えたことを特徴とするエラー訂
    正装置。
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