JPH10285146A - ビット誤り測定回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、被測定信号からメモリに
書き込んだデータの誤りの有無を検証し、誤りがあれば
それを訂正する手段を設けたビット誤り測定回路を提供
することである。 【解決手段】 被測定信号１ａからメモリ回路２０及
びメモリ回路２１に書き込んだ誤り検出基準信号の内、
メモリ回路２１に書き込んだ誤り検出基準信号２１ａの
誤りビットの有無をビット誤り検出回路１００外部で検
証し、誤りビットがあれば該誤り検出基準信号２１ａを
訂正する機能を設けているため、正確なビット誤り測定
が可能である。また、被測定信号１ａを書き込むメモリ
を、メモリ回路２０及びメモリ回路２１内に有している
ので、測定と訂正とを同時に行うことが可能である。さ
らに、誤り検出基準信号２１ａの訂正結果をメモリ回路
２２に記憶し、該訂正結果を用いて基準信号データの訂
正作業中の測定結果の補正をする機能を設けていること
で、基準信号データの訂正作業中の誤りを正確に測定す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ等のデバイス
や、伝送装置、伝送線路等の評価のためのビット誤り測
定において、特にユーザが試験信号パターンを任意に設
定して評価を行う場合のビット誤り測定回路に関する。

【０００２】

【従来の技術】ビット誤り測定では、送信機が試験信号
を送信し、該試験信号をＩＣ等のデバイスや、伝送装
置、伝送線路等の測定対象を介して受信機が受信する。
そして受信機が受信した該試験信号のビット誤りを測定
することで、測定対象の評価を行う。試験信号のパター
ンとしては、疑似ランダムパターンやユーザが任意に設
定したパターンが良く用いられる。

【０００３】送信機は、上記のようなパターンの試験信
号を周期毎に繰り返して送信する。受信機は、送信機が
送信した該試験信号を受信し、同期引き込みにより１周
期分の試験信号を受信機内のメモリに記憶することで基
準信号を内部に生成する。更に、引き続き送信機より送
信される試験信号を被測定信号として、該被測定信号と
前記基準信号をビット毎に比較しビット誤り検出を行
い、誤りのあったビット数をカウントし誤り率を計算す
る。

【０００４】このような従来のビット誤り測定回路とし
ては、例えば特開平８−１４９１１２号公報に開示され
たものがあり、以下、図６〜図９を参照してこの従来の
ビット誤り測定回路について詳細に説明する。

【０００５】図６は、従来のビット誤り測定回路２００
の回路構成を示すブロック図である。

【０００６】図７は、図６に図示されるメモリ回路２０
の回路構成を示すブロック図である。

【０００７】まず、構成から説明する。

【０００８】図６において、ビット誤り測定回路２００
は、メモリ回路２０、アドレスカウンタ３０、スイッチ
回路４０、誤り検出回路５０、ゲート回路５１、誤りカ
ウンタ６０及びクロックカウンタ７０で構成されてい
る。また、図６中、１は被測定信号（試験信号）１ａの
入力端子であり、２はクロック信号２ａの入力端子であ
り、３はアドレスカウンタ３０の最大アドレス値３ａの
入力端子であり、４はアドレスカウンタ制御信号４ａの
入力端子であり、５は同期引き込み信号５ａの入力端子
であり、３１はアドレスキャリアップ信号３０ｂの出力
端子であり、６１は誤りカウント値６０ａの出力端子で
あり、７１はクロックカウント値７０ａの出力端子であ
る。

【０００９】図７において、メモリ回路２０は、外部端
子として、２つのデータ入出力端子２０Ｘ、２０Ｙ、ア
ドレス入力端子２０Ａ、読み書き制御信号入力端子２０
ＲＷ及びスイッチ切換信号入力端子２０ＳＷを有し、内
部は、メモリ２０１及びスイッチ回路２０２によって構
成されている。メモリ２０１は、データ入出力端子２０
１Ｄ、アドレス入力端子２０１Ａ、読み書き制御信号入
力端子２０１ＲＷを有し、スイッチ回路２０２は、２つ
の切換端子２０２Ｘ、２０２Ｙ、コモン端子２０２Ｚ及
びスイッチ切換信号入力端子２０２ＳＷを有する。

【００１０】スイッチ回路２０２の一方の切換端子２０
２Ｘはメモリ回路２０のデータ入出力端子２０Ｘに、他
方の切換端子２０２Ｙはメモリ回路２０のデータ入出力
端子２０Ｙに、コモン端子２０２Ｚはメモリ２０１のデ
ータ入出力端子２０１に、スイッチ切換信号入力端子２
０２ＳＷはメモリ回路２０のスイッチ切換信号入力端子
２０ＳＷに接続され、メモリ２０１のアドレス入力端子
２０１Ａはメモリ回路２０のアドレス入力端子２０Ａ
に、読み書き制御信号入力端子２０１ＲＷはメモリ回路
２０の読み書き制御信号入力端子２０ＲＷにそれぞれ接
続されている。

【００１１】図６において、メモリ回路２０は、端子１
に入力される被測定信号１ａをデータ入出力端子２０Ｘ
の入力とし、アドレスカウンタ３０のアドレス出力端子
３０ＯＵＴから出力されるアドレス値３０ａをアドレス
入力端子２０Ａの入力とし、スイッチ回路４０の出力端
子４０ＯＵＴから出力される読み書き制御信号４０ａを
読み書き制御信号入力端子２０ＲＷの入力とし、端子５
に入力される同期引き込み信号５ａをスイッチ切換信号
入力端子２０ＳＷの入力とする。

【００１２】スイッチ切換信号入力端子２０ＳＷに入力
される同期引き込み信号５ａが論理値０のとき、すなわ
ち、同期引き込みが指示されているときは、図７に図示
した、メモリ回路２０内部のスイッチ回路２０２は、コ
モン端子２０２Ｚと切換端子２０２Ｘを接続し、データ
入出力端子２０Ｘに入力される被測定信号１ａを読み込
み、読み書き制御信号４０ａの立ち上がりで読み込んだ
該被測定信号１ａをアドレス入力端子２０Ａに入力され
たアドレス値３０ａが示すアドレスに書き込む。

【００１３】スイッチ切換信号入力端子２０ＳＷに入力
される同期引き込み信号５ａが論理値１のとき、すなわ
ち、同期引き込みが指示されていないときは、図７に図
示した、メモリ回路２０内部のスイッチ回路２０２は、
コモン端子２０２Ｚと切換端子２０２Ｙを接続し、アド
レス入力端子２０Ａに入力されたアドレス値３０ａが示
すアドレスのデータを読み出して、基準信号２０ａとし
てデータ入出力端子２０Ｙから誤り検出回路５０の一方
の入力端子５０ＩＢに対して出力する。

【００１４】アドレスカウンタ３０は、クロック端子３
０ＣＬＫ、最大アドレス値入力端子３０ＡＭ、リセット
端子３０ＲＳＴ、キャリアップ信号出力端子３０Ｃ及び
出力端子３０ＯＵＴを有しており、端子２に入力される
クロック信号２ａをクロック端子３０ＣＬＫの入力と
し、端子３に入力される最大アドレス値３ａを最大アド
レス値入力端子３０ＡＭの入力とし、端子４に入力され
るアドレスカウンタ制御信号４ａをリセット端子３０Ｒ
ＳＴの入力とする。

【００１５】リセット端子３０ＲＳＴに入力されたアド
レスカウンタ制御信号４ａが論理値１、すなわち、カウ
ントを指示しているときは、アドレスカウンタ３０はク
ロック端子３０ＣＬＫに入力されるクロック信号２ａに
よってカウントアップ動作を行い、カウント値をアドレ
ス値３０ａとして出力端子３０ＯＵＴからメモリ回路２
０のアドレス入力端子２０Ａに対して出力し、該カウン
ト値が、最大アドレス値入力端子３０ＡＭに入力された
最大アドレス値３ａで設定された最大アドレス値まで達
すると、カウント値をリセットし、アドレスキャリアッ
プ信号３０ｂとして、パルス信号をキャリアップ信号出
力端子３０Ｃから端子３１に対して出力した上でカウン
トを続ける。

【００１６】リセット端子３０ＲＳＴに入力されたアド
レスカウンタ制御信号４ａが論理値０、すなわち、リセ
ットを指示しているときは、アドレスカウンタ３０はカ
ウント値をリセットする。

【００１７】スイッチ回路４０は、データ入力端子４０
Ｘ、データ入力端子４０Ｙ、スイッチ切換信号入力端子
４０ＳＷ及び出力端子４０ＯＵＴを有しており、端子２
に入力されるクロック信号２ａをデータ入力端子４０Ｘ
の入力とし、論理値１で固定された信号をデータ入力端
子４０Ｙの入力とし、端子５に入力される同期引き込み
信号５ａをスイッチ切換信号入力端子４０ＳＷの入力と
する。

【００１８】スイッチ切換信号入力端子４０ＳＷに入力
された同期引き込み信号５ａが論理値０のとき、すなわ
ち、同期引き込みが指示されているときは、出力端子４
０ＯＵＴは内部でデータ入力端子４０Ｘと接続され、デ
ータ入力端子４０Ｘに入力されたクロック信号２ａを読
み書き制御信号４０ａとして、出力端子４０ＯＵＴから
メモリ回路２０の読み書き制御信号入力端子２０ＲＷに
対して出力する。

【００１９】スイッチ切換信号入力端子４０ＳＷに入力
された同期引き込み信号５ａが論理値１のとき、すなわ
ち、同期引き込みが指示されていないときは、出力端子
４０ＯＵＴは内部でデータ入力端子４０Ｙと接続され、
論理値１で固定された信号（Ｈｉｇｈ信号Ｈ）を読み書
き制御信号４０ａとして、スイッチ回路４０の出力端子
４０ＯＵＴからメモリ回路２０の読み書き制御信号入力
端子２０ＲＷに対して出力する。

【００２０】誤り検出回路５０は、データ入力端子５０
ＩＡ、データ入力端子５０ＩＢ及び出力端子５０ＯＵＴ
を有しており、端子１に入力される被測定信号１ａをデ
ータ入力端子５０ＩＡの入力とし、メモリ回路２０のデ
ータ入出力端子２０Ｙから出力される基準信号２０ａを
データ入力端子５０ＩＢの入力とする。

【００２１】誤り検出回路５０は、データ入力端子５０
ＩＡに入力された被測定信号１ａと、データ入力端子５
０ＩＢに入力された基準信号２０ａを比較し、異なるビ
ット値を検出したとき、すなわちビット誤りを検出した
ときは、誤り検出信号５０ａとして論理値１を出力端子
５０ＯＵＴからゲート回路５１のデータ入力端子５１Ｉ
Ａに対して出力し、同じビット値を検出したとき、すな
わちビット誤りを検出しないときは、誤り検出信号５０
ａとして論理値０を出力端子５０ＯＵＴからゲート回路
５１のデータ入力端子５１ＩＡに対して出力する。

【００２２】ゲート回路５１は、データ入力端子５１Ｉ
Ａ、データ入力端子５１ＩＢ及び出力端子５１ＯＵＴを
有しており、誤り検出回路５０の出力端子５０ＯＵＴか
ら出力される誤り検出信号５０ａをデータ入力端子５１
ＩＡの入力とし、端子２に入力されるクロック信号２ａ
をデータ入力端子５１ＩＢの入力とする。

【００２３】ゲート回路５１は、データ入力端子５１Ｉ
Ａに入力される誤り検出信号５０ａと、データ入力端子
５１ＩＢに入力されるクロック信号２ａがともに論理値
１のときのみ出力端子５１ＯＵＴから誤りカウンタ６０
のクロック端子６０ＣＬＫに論理値１を出力する。すな
わち、誤り検出信号５０ａとクロック信号２ａを入力と
するＡＮＤ演算の結果を、誤り検出パルス信号５１ａと
して出力端子５１ＯＵＴから誤りカウンタ６０のクロッ
ク端子６０ＣＬＫに対して出力する。

【００２４】誤りカウンタ６０は、クロック端子６０Ｃ
ＬＫ、リセット端子６０ＲＳＴ及び出力端子６０ＯＵＴ
を有しており、ゲート回路５１の出力端子５１ＯＵＴか
ら出力される誤り検出パルス信号５１ａをクロック端子
６０ＣＬＫの入力とし、端子５に入力される同期引き込
み信号５ａをリセット端子６０ＲＳＴの入力とする。

【００２５】リセット端子６０ＲＳＴに入力される同期
引き込み信号５ａが論理値０のとき、すなわち、同期引
き込みが指示されているときは、誤りカウンタ６０はカ
ウント値をリセットする。

【００２６】リセット端子６０ＲＳＴに入力される同期
引き込み信号５ａが論理値１のとき、すなわち、同期引
き込みが指示されていないときは、誤りカウンタ６０は
クロック端子６０ＣＬＫに入力される誤り検出パルス信
号５１ａによってカウントアップし、カウント値を誤り
カウント値６０ａとして端子６１からビット誤り測定回
路外部に対して出力する。

【００２７】クロックカウンタ７０は、クロック端子７
０ＣＬＫ、リセット端子７０ＲＳＴ及び出力端子７０Ｏ
ＵＴを有しており、端子２に入力されるクロック信号２
ａをクロック端子７０ＣＬＫの入力とし、端子５に入力
される同期引き込み信号５ａをリセット端子７０ＲＳＴ
の入力とする。

【００２８】リセット端子７０ＲＳＴに入力される同期
引き込み信号５ａが論理値０のとき、すなわち、同期引
き込みが指示されているときは、クロックカウンタ７０
はカウント値をリセットする。

【００２９】リセット端子７０ＲＳＴに入力される同期
引き込み信号５ａが論理値１のとき、すなわち、同期引
き込みが指示されていないときは、クロックカウンタ７
０はクロック端子７０ＣＬＫに入力されるクロック信号
２ａによってカウントアップし、カウント値をクロック
カウント値７０ａとして端子７１からビット誤り測定回
路外部に対して出力する。

【００３０】次に、図８に示すタイムチャートを参照し
て、図６に示したビット誤り測定回路２００の動作を説
明する。

【００３１】図８において、２ａは、クロック信号を示
す波形図である。

【００３２】１ａは被測定信号を示す波形図で、１周期
の長さが６ビットの場合を例にとって説明している。各
ビットにＡ〜Ｆの符号と周期番号を付けている。例えば
１周期目はＤ１、Ｅ１、Ｆ１、Ａ１、Ｂ１、Ｃ１とな
り、２周期目はＤ２、Ｅ２、Ｆ２、Ａ２、Ｂ２、Ｃ２・
・・のようになる。なお、図８でいう周期とは、メモリ
回路２０が書き込みを開始したビットから書き込みを終
了するビットまでを指し、必ずしも送信側で設定したパ
ターンの開始と終了による周期とは一致しない。

【００３３】また符号の上のバーは誤りビットであるこ
とを示す。例えばＡ３は符号の上にバーがついているの
で、このビットは誤りビットである。

【００３４】３ａは、アドレスカウンタ３０の最大アド
レス値を設定する信号を示す。図８は被測定信号の１周
期の長さが６ビットの場合の例であるので、３ａの値は
６である。

【００３５】４ａは、アドレスカウンタ制御信号を示す
波形図である。図８では、アドレスカウンタ制御回路４
ａが論理値０のときアドレスカウンタ３０をリセットす
るとしている。３０ａは、アドレスカウンタ３０が出力
するアドレス値を示す波形図である。３０ｂは、アドレ
スカウンタ３０が出力するアドレスキャリアップ信号を
示す波形図である。

【００３６】５ａは、同期引き込み信号を示す波形図で
ある。図８では、同期引き込み信号５ａが論理値０のと
き同期引き込みを指示するとしている。誤りカウンタ６
０とクロックカウンタ７０は、同期引き込み信号５ａに
よって動作制御される。同期引き込み信号５ａが論理値
１のときすなわち同期引き込みを指示されていないとき
カウント動作を行い、論理値０のときすなわち同期引き
込みを指示されているときそれぞれのカウント値をリセ
ットして動作を停止するとしている。

【００３７】４０ａは、メモリ２０１の読み書き制御信
号を示す波形図、２０ａは、メモリ回路２０が出力する
誤り検出基準信号を示す波形図、５０ａは、誤り検出信
号を示す波形図、５１ａは、誤り検出パルス信号を示す
波形図、６０ａは、誤りカウント値を示す波形図、７０
ａは、クロックカウント値を示す波形図である。

【００３８】時刻ｔ１において、端子４に入力されるア
ドレスカウンタ制御信号４ａを、論理値１から０にする
ことによりアドレスカウンタ３０のリセット端子３０Ｒ
ＳＴに論理値０が入力されると、アドレスカウンタ３０
のアドレス値３０ａがリセットされる。このアドレスカ
ウンタ制御信号４ａによるリセット指示と同時に端子５
に入力される同期引き込み信号５ａを論理値１から０に
する、すなわち、被測定信号１ａの同期引き込みを行う
指示を出す。

【００３９】同期引き込み信号５ａが論理値０になるこ
とにより、スイッチ回路４０のスイッチ切換信号入力端
子４０ＳＷに論理値０が入力されると、スイッチ回路４
０の出力端子４０ＯＵＴは内部でデータ入力端子４０Ｘ
と接続され、データ入力端子４０Ｘより入力されたクロ
ック信号２ａを出力端子４０ＯＵＴから読み書き制御信
号４０ａとしてメモリ回路２０の読み書き制御信号入力
端子２０ＲＷに対して出力する。

【００４０】また、同期引き込み信号５ａが論理値０に
なることにより、メモリ回路２０のスイッチ切換信号入
力端子２０ＳＷに論理値０が入力されると、メモリ回路
２０内部のスイッチ回路２０２は、切換端子２０２Ｘと
コモン端子２０２Ｚを接続し、データ入出力端子２０Ｘ
に入力される被測定信号１ａをメモリ２０１のデータ入
出力端子２０１Ｄの入力とする。

【００４１】更に、同期引き込み信号５ａが論理値０に
なることにより、誤りカウンタ６０とクロックカウンタ
７０のそれぞれのリセット端子６０ＲＳＴ、リセット端
子７０ＲＳＴに論理値０が入力されると、それまでのカ
ウント値誤りカウント値６０ａ及びクロックカウント値
７０ａはリセットされ、カウント動作を停止する。

【００４２】時刻ｔ２において、アドレスカウンタ制御
信号４ａを論理値０から１にすることによりアドレスカ
ウンタ３０のリセット端子３０ＲＳＴに論理値１が入力
され、アドレスカウンタ３０のリセットが解除される
と、アドレスカウンタ３０はクロック端子３０ＣＬＫに
入力されるクロック信号２ａによってカウントアップ動
作を行い、カウントしたアドレス値３０ａを出力端子３
０ＯＵＴからメモリ回路２０のアドレス入力端子２０Ａ
に対して出力する。

【００４３】メモリ回路２０の読み書き制御信号入力端
子２０ＲＷに入力される時刻ｔ２における読み書き制御
信号４０ａの立ち上がりにより、メモリ回路２０は、デ
ータ入出力端子２０Ｘに入力される被測定信号１ａのそ
の時刻ｔ２におけるデータＤ１を、アドレスカウンタ３
０よりアドレス入力端子２０Ａに入力されるアドレス値
３０ａが示すメモリ２０１内のアドレス１に書き込む。

【００４４】以降、アドレスカウンタ３０のカウントす
るアドレス値３０ａが、最大アドレス値３ａ（＝６）に
達し、アドレスカウンタ３０がキャリアップするまで、
同様にして被測定信号１ａからＥ１、Ｆ１、Ａ１・・・
を読み込み、メモリ２０１に書き込みを行う。

【００４５】時刻ｔ３において、アドレスカウンタ３０
は、最大アドレス値３ａが指定するアドレス値までカウ
ントしたことで、アドレスキャリアップ信号３０ｂとし
てキャリアップ信号出力端子３０Ｃからアドレスキャリ
アップパルスＰ１を出力する。アドレスキャリアップパ
ルスＰ１の立ち上がりと同時に同期引き込み信号５ａを
論理値１にする。

【００４６】同期引き込み信号５ａが論理値１になるこ
とにより、スイッチ回路４０のスイッチ切換信号入力端
子４０ＳＷに論理値１が入力されると、スイッチ回路４
０の出力端子４０ＯＵＴは内部でデータ入力端子４０Ｙ
と接続され、データ入力端子４０Ｙより入力された論理
値１の信号（Ｈｉｇｈ信号Ｈ）を出力端子４０ＯＵＴか
ら読み書き制御信号４０ａとしてメモリ回路２０の読み
書き制御信号入力端子２０ＲＷに対して出力する。この
読み書き制御信号入力端子２０ＲＷの入力が論理値１で
固定されていることにより、メモリ回路２０は、メモリ
２０１に記憶されたデータを読み出すモードに固定され
る。

【００４７】また、同期引き込み信号５ａが論理値１に
なることにより、メモリ回路２０のスイッチ切換信号入
力端子２０ＳＷに論理値１が入力されると、メモリ回路
２０内部のスイッチ回路２０２は、切換端子２０２Ｙと
コモン端子２０２Ｚを接続し、メモリ回路２０は、その
時刻ｔ３にアドレスカウンタ３０よりアドレス入力端子
２０Ａに入力されるアドレス値３０ａが示すメモリ２０
１内のアドレスに書き込まれたデータを読み出してデー
タ入出力端子２０Ｙから出力する。

【００４８】以降同様にして、メモリ回路２０は書き込
まれたデータの読み出しを行う。図６では時刻ｔ２から
時刻ｔ３までメモリ回路２０に、Ｄ１、Ｅ１、Ｆ１、Ａ
１、Ｂ１、Ｃ１を書き込んでおり、このデータを周期毎
に繰り返し読み出す。

【００４９】更に、同期引き込み信号５ａが論理値１に
なることにより、誤りカウンタ６０とクロックカウンタ
７０のそれぞれのリセット端子６０ＲＳＴ、リセット端
子７０ＲＳＴに論理値１が入力されると、誤りカウンタ
６０とクロックカウンタ７０のリセットが解除されてそ
れぞれのカウント動作を行う。特に、以降、クロックカ
ウンタ７０は、クロック信号２ａのクロックをカウント
することにより、間接的に、誤り測定が行われたビット
数をクロックカウント値７０ａとしてカウントする。

【００５０】時刻ｔ４における、誤り検出回路５０のデ
ータ入力端子５０ＩＡに入力される被測定信号１ａは誤
りビットＥ２であり、メモリ回路２０より誤り検出回路
５０のデータ入力端子５０ＩＢに入力される基準信号２
０ａは正しいビットＥ１である。このため、誤り検出回
路５０は、誤り検出信号５０ａとして出力端子５０ＯＵ
Ｔから誤り検出パルスＰ２を出力する。この誤り検出パ
ルスＰ２が、誤り検出信号５０ａとしてゲート回路５１
のデータ入力端子５１ＩＡに入力されると、当該誤り検
出信号５０ａとデータ入力端子５１ＩＢに入力されるク
ロック信号２ａとのＡＮＤ演算の結果が、誤り検出パル
ス信号５１ａとして出力端子５１ＯＵＴから誤りカウン
タ６０のクロック端子６０ＣＬＫに対して出力される。
当該誤り検出パルス信号５１ａは、誤り検出信号５０ａ
が論理値１である間は、クロック信号２ａと同波形とな
る。

【００５１】誤りカウンタ６０は、ゲート回路５１より
クロック端子６０ＣＬＫに入力される誤り検出パルス信
号５１ａにより誤りカウント値６０ａをカウントアップ
する。

【００５２】以降、同様の動作によって、誤りカウンタ
６０は、誤りビットのカウントを行う、当該カウントさ
れた誤りカウント値６０ａをクロックカウント値７０ａ
で除することによって誤り率を計算することが出来る。

【００５３】

【発明が解決しようとする課題】この従来のビット誤り
測定回路２００は、同期引き込みを１周期の伝送時間で
確実に行い、同期を確立する事ができる。しかしなが
ら、基準信号２０ａとしてメモリ２０１内に取り込んだ
データの誤りの検証を行っていないため、当該基準信号
２０ａのデータ自体に誤りがある場合には正しい誤り測
定ができないという問題があった。

【００５４】上述したような問題の例を図９のタイムチ
ャートに示す。図９において、信号を表す符号は、図８
と同一であるため説明を省略する。また、図９におい
て、１ａの２周期目以降のビット誤り位置は、図８にお
ける１ａの２周期目以降のビット誤り位置と全く同じで
あり、１周期目に誤りビットＡ１があることが、図６と
異なる点である。

【００５５】時刻ｔ３において、メモリ回路２０は誤り
ビットＡ１を基準信号として書き込んでしまったため、
メモリ回路２０のデータ入出力端子２０Ｙから誤り検出
回路５０に対して出力される基準信号２０ａは誤りビッ
トＡ１を繰り返し含んでしまっている。

【００５６】時刻ｔ６において、誤り検出回路５０のデ
ータ入力端子５０ＩＡに入力される被測定信号１ａはＡ
２で正しい信号であるが、データ入力端子５０ＩＢに入
力される基準信号２０ａが誤りビットＡ１であるため、
誤り検出信号５０ａとして出力端子５０ＯＵＴから誤り
検出パルスＰ３が出力されてしまう。

【００５７】逆に時刻ｔ７において、誤り検出回路５０
のデータ入力端子５０ＩＡに入力される被測定信号１ａ
は誤りビットＡ３であるが、データ入力端子５０ＩＢに
入力される基準信号２０ａは誤りビットＡ１であるた
め、誤り検出回路５０はデータ入力端子５０ＩＡ及びデ
ータ入力端子５０ＩＢに入力される２つの信号が同一で
あるため、誤り検出パルスを発生しない。

【００５８】このように、基準信号２０ａとするデータ
自体に誤りがある場合には正しい誤り測定ができず、特
に、周期内の同じ位置で必ず誤りが起こる、というよう
な誤りを検出することが不可能であるため、論理ミスな
どのような測定対象の重大な欠陥を検出することができ
ないという問題があった。

【００５９】以上のような問題を解決するため、本発明
の課題は、被測定信号からメモリに書き込んだデータの
誤りの有無を検証し、誤りがあればそれを訂正する手段
を設けたビット誤り測定回路を提供することである。

【００６０】

【課題を解決するための手段】請求項１記載の発明は、
被測定信号の１周期分のデータを基準信号として記憶す
るメモリ回路と、前記被測定信号の誤りを検出する誤り
検出回路と、この誤り検出回路が検出した誤りビット数
をカウントする誤りカウンタと、を有するビット誤り測
定回路において、前記メモリ回路を外部から制御する制
御信号を入力する複数の端子を設け、前記メモリ回路に
記憶した基準信号を外部で検証し、誤りがあれば該誤り
を前記外部からの制御信号の制御により訂正することを
特徴としている。

【００６１】請求項１記載の発明によれば、メモリ回路
は、被測定信号の１周期分のデータを基準信号として記
憶して、該記憶した基準信号を誤り検出回路に対して出
力し、誤り検出回路は、前記メモリ回路より入力された
基準信号と被測定信号を比較して、誤りを検出したとき
は誤り検出信号を誤りカウンタに対して出力し、誤りカ
ウンタは、誤り検出回路より入力された誤り検出信号に
より、ビット誤り数をカウントする。前記メモリ回路を
外部から制御する制御信号を入力する複数の端子から
は、メモリ回路内に記憶した前記基準信号を外部に取り
出す等の制御信号が入力され、メモリ回路外部にて、誤
りビットが基準信号となっているか否か検証される。誤
りビットが基準信号となってしまっていた場合には、該
誤りビットを訂正して正しい基準信号を前記メモリ回路
に記憶し直す。

【００６２】したがって、被測定信号１周期分を前記メ
モリ回路に記憶することにより生成した基準信号に誤り
ビットが含まれる場合にも、該誤りビットを訂正するこ
とができ、正確なビット誤り測定を行うことができる。

【００６３】請求項２記載の発明は、請求項１記載のビ
ット誤り測定回路において、前記メモリ回路を第１のメ
モリ回路とし、被測定信号から該第１のメモリ回路が記
憶したデータと同一のデータを基準信号として記憶する
第２のメモリ回路と、前記第１のメモリ回路、または、
第２のメモリ回路から出力される基準信号の何れかを選
択し、前記誤り検出回路に対して出力する選択回路と、
を更に備え、前記第１のメモリ回路に記憶された基準信
号を検証、訂正している間、前記選択回路は、前記第２
のメモリ回路に記憶された基準信号を選択して前記誤り
検出回路に対して出力し、当該基準信号を誤り検出に用
いることで、測定と訂正とを同時に行うことを特徴とし
ている。

【００６４】請求項２記載の発明によれば、第１のメモ
リ回路は、被測定信号の１周期分のデータを基準信号と
して記憶して、該記憶した基準信号を選択回路に対して
出力し、第２のメモリ回路は、第１のメモリ回路が記憶
したデータと同一のデータを基準信号として記憶し、該
基準信号を選択回路に対して出力し、選択回路は、前記
第１のメモリ回路に記憶された基準信号を検証、訂正し
ている間は、前記第２のメモリ回路より入力される基準
信号を選択して、誤り検出回路に対して出力し、訂正作
業終了後は、訂正され正しい値となった第１のメモリ回
路に記憶された基準信号を選択して、誤り検出回路に対
して出力し、誤り検出回路は、前記メモリ回路より入力
された基準信号と被測定信号を比較して、誤りを検出し
たときは誤り検出信号を誤りカウンタに対して出力し、
誤りカウンタは、誤り検出回路より入力された誤り検出
信号により、ビット誤り数をカウントする。

【００６５】したがって、誤り検出作業と、訂正作業
と、を同時進行することができ、効率の良いビット誤り
測定を行うことができる。

【００６６】請求項３記載の発明は、請求項２記載のビ
ット誤り測定回路において、前記第１のメモリ回路に記
憶された基準信号を訂正している間、前記第２のメモリ
回路に記憶した基準信号を用いて行った誤り検出の結果
を記憶する第３のメモリ回路と、この第３のメモリ回路
を外部から制御する制御信号を入力する複数の端子と、
基準信号の訂正作業中に誤り測定された被測定信号の周
期数をカウントする周期カウンタと、を更に備え、前記
第３のメモリ回路に記憶されたデータと、前記周期カウ
ンタによってカウントされた周期カウント値と、前記誤
りカウンタによってカウントされた誤りカウント値と、
前記第１のメモリ回路に記憶された基準信号の訂正結果
と、を用いて、前記基準信号の訂正作業中の測定結果の
補正を行うことを特徴としている。

【００６７】請求項３記載の発明によれば、第３のメモ
リ回路は、第２のメモリ回路に記憶した基準信号を用い
て行った誤り検出の結果を記憶し、該第３のメモリ回路
を外部から制御する制御信号を入力する複数の端子から
は、該第３のメモリ回路内に記憶された前記誤り検出の
結果を外部に取り出す等の制御信号が入力され、周期カ
ウンタは、請求項２記載の訂正作業と誤り検出作業の同
時進行時の被測定信号の周期数をカウントし、前記第３
のメモリ回路に記憶された結果と、前記誤りカウント値
と、前記周期カウント値と、前記第１のメモリ回路に記
憶された基準信号の訂正結果と、を用いることにより、
前記基準信号データ訂正作業中の測定結果の補正を行
う。

【００６８】したがって、誤り検出作業と、訂正作業
と、の同時進行時のビット誤り測定による測定値を、正
確な値に補正することができる。

【００６９】

【発明の実施の形態】以下、図１〜図３を参照して本発
明に係るビット誤り測定回路の実施の形態を詳細に説明
する。

【００７０】まず、図１を参照して構成を説明する。

【００７１】図１は、本発明を適用したビット誤り測定
回路１００の回路構成を示すブロック図である。

【００７２】図１において、ビット誤り測定回路１００
は、メモリ回路２０、２１、２２、アドレスカウンタ３
０、３２、スイッチ回路４０、８０、２１４、２１５、
２２４、２２５、誤り検出回路５０、ゲート回路５１、
誤りカウンタ６０、クロックカウンタ７０及び周期カウ
ンタ９０で構成されている。

【００７３】また、図１中、１は被測定信号（試験信
号）１ａの入力端子、２はクロック信号２ａの入力端
子、３はアドレスカウンタ３０の最大アドレス値３ａの
入力端子、４はアドレスカウンタ制御信号４ａの入力端
子、５は同期引き込み信号５ａの入力端子、７は訂正通
知信号７ａの入力端子、１４はメモリ回路２１への外部
からの読み書き制御信号１４ａの入力端子、１５はメモ
リ回路２１への外部からのアドレス値１５ａの入力端
子、２４はメモリ回路２２への外部からの読み書き制御
信号２４ａの入力端子、２５はメモリ回路２２への外部
からのアドレス値２５ａの入力端子である。

【００７４】３１はアドレスキャリアップ信号３０ｂの
出力端子、６１は誤りカウント値６０ａの出力端子、７
１はクロックカウント値７０ａの出力端子、９１は周期
カウンタ９０の周期カウント値９０ａの出力端子、２２
０はメモリ回路２２の記憶データ２２ａの出力端子であ
る。

【００７５】２１０はメモリ回路２１の入出力信号であ
る誤り検出基準信号２１ａの入出力端子である。

【００７６】これらの構成要素の中でメモリ回路２０、
アドレスカウンタ３０、スイッチ回路４０、誤り検出回
路５０、ゲート回路５１、誤りカウンタ６０、クロック
カウンタ７０は図６に示す従来例における構成要素と共
通である。またメモリ回路２０、２１，２２の構成は、
図７に示す従来例におけるメモリ回路と同様である。

【００７７】図１において、アドレスカウンタ３０は、
クロック端子３０ＣＬＫ、最大アドレス値入力端子３０
ＡＭ、リセット端子３０ＲＳＴ、キャリアップ信号出力
端子３０Ｃ及び出力端子３０ＯＵＴを有しており、端子
２に入力されるクロック信号２ａをクロック端子３０Ｃ
ＬＫの入力とし、端子３に入力される最大アドレス値３
ａを最大アドレス値入力端子３０ＡＭの入力とし、端子
４に入力されるアドレスカウンタ制御信号４ａをリセッ
ト端子３０ＲＳＴの入力とする。

【００７８】リセット端子３０ＲＳＴに入力されたアド
レスカウンタ制御信号４ａが論理値１、すなわち、カウ
ントを指示しているときは、アドレスカウンタ３０はク
ロック端子３０ＣＬＫに入力されるクロック信号２ａに
よってカウントアップ動作を行い、カウント値をアドレ
ス値３０ａとして、出力端子３０ＯＵＴからメモリ回路
２０のアドレス入力端子２０Ａ、メモリ回路２２のデー
タ入出力端子２２Ｘ及びスイッチ回路２１５のデータ入
力端子２１５Ｘに対して出力し、当該カウント値が、最
大アドレス値入力端子３０ＡＭに入力された最大アドレ
ス値３ａで設定された最大アドレス値まで達すると、当
該カウント値をリセットし、アドレスキャリアップ信号
３０ｂとして、パルス信号をキャリアップ信号出力端子
３０Ｃから周期カウンタ９０のクロック信号入力端子９
０ＣＬＫ及び端子３１に対して出力した上でカウントを
続ける。

【００７９】リセット端子３０ＲＳＴに入力されたアド
レスカウンタ制御信号４ａが論理値０、すなわち、リセ
ットを指示しているときは、アドレスカウンタ３０はカ
ウント値をリセットする。

【００８０】すなわち、アドレスカウンタ３０は、被測
定信号１ａの周期と同一の値を最大アドレス値入力端子
３０ＡＭに入力されることにより、メモリ回路２０のア
ドレスを周期毎に繰り返し指定するはたらきをする。

【００８１】スイッチ回路４０は、２つのデータ入力端
子４０Ｘ、４０Ｙ、スイッチ切換信号入力端子４０ＳＷ
及び出力端子４０ＯＵＴを有しており、端子２に入力さ
れるクロック信号２ａをデータ入力端子４０Ｘの入力と
し、論理値１（Ｈｉｇｈ信号Ｈ）で固定された信号をデ
ータ入力端子４０Ｙの入力とし、端子５に入力される同
期引き込み信号５ａをスイッチ切換信号入力端子４０Ｓ
Ｗの入力とする。

【００８２】スイッチ切換信号入力端子４０ＳＷに入力
された同期引き込み信号５ａが論理値０のとき、すなわ
ち、同期引き込みが指示されているときは、出力端子４
０ＯＵＴは内部でデータ入力端子４０Ｘと接続され、デ
ータ入力端子４０Ｘに入力されたクロック信号２ａを読
み書き制御信号４０ａとして、出力端子４０ＯＵＴから
メモリ回路２０の読み書き制御信号入力端子２０ＲＷ及
びスイッチ回路２１４のデータ入力端子２１４Ｘに対し
て出力する。

【００８３】スイッチ切換信号入力端子４０ＳＷに入力
された同期引き込み信号５ａが論理値１のとき、すなわ
ち、同期引き込みが指示されていないときは、出力端子
４０ＯＵＴは内部でデータ入力端子４０Ｙと接続され、
論理値１で固定された信号（Ｈｉｇｈ信号Ｈ）を読み書
き制御信号４０ａとして、スイッチ回路４０の出力端子
４０ＯＵＴからメモリ回路２０の読み書き制御信号入力
端子２０ＲＷ及びスイッチ回路２１４のデータ入力端子
２１４Ｘに対して出力する。

【００８４】すなわち、スイッチ回路４０は、同期引き
込み時にはメモリ回路２０及びメモリ回路２１に対して
クロック信号２ａの立ち上がりのタイミングで書き込み
を指示し、同期引き込み終了後は、メモリ回路２０及び
メモリ回路２１を読み込みモード固定にする論理値１の
信号（Ｈｉｇｈ信号Ｈ）を出力する。

【００８５】メモリ回路２０は、２つのデータ入出力端
子２０Ｘ、２０Ｙ、アドレス入力端子２０Ａ、読み書き
制御信号入力端子２０ＲＷ及びスイッチ切換信号入力端
子２０ＳＷを有しており、端子１に入力される被測定信
号１ａをデータ入出力端子２０Ｘの入力とし、アドレス
カウンタ３０のアドレス出力端子３０ＯＵＴから出力さ
れるアドレス値３０ａをアドレス入力端子２０Ａの入力
とし、スイッチ回路４０の出力端子４０ＯＵＴから出力
される読み書き制御信号４０ａを読み書き制御信号入力
端子２０ＲＷの入力とし、端子５に入力される同期引き
込み信号５ａをスイッチ切換信号入力端子２０ＳＷの入
力とする。

【００８６】スイッチ切換信号入力端子２０ＳＷに入力
される同期引き込み信号５ａが論理値０のとき、すなわ
ち、同期引き込みが指示されているときは、図７に図示
した、メモリ回路２０内部のスイッチ回路２０２は、コ
モン端子２０２Ｚと切換端子２０２Ｘを接続し、メモリ
回路２０は、データ入出力端子２０Ｘに入力される被測
定信号１ａを読み込み、読み書き制御信号４０ａの立ち
上がりで、読み込んだ該被測定信号１ａをアドレス入力
端子２０Ａに入力されたアドレス値３０ａが示すアドレ
スに書き込む。

【００８７】スイッチ切換信号入力端子２０ＳＷに入力
される同期引き込み信号５ａが論理値１のとき、すなわ
ち、同期引き込みが指示されていないときは、図７に図
示した、メモリ回路２０内部のスイッチ回路２０２は、
コモン端子２０２Ｚと切換端子２０２Ｙを接続し、メモ
リ回路２０は、アドレス入力端子２０Ａに入力されたア
ドレス値３０ａが示すアドレスのデータを読み込んで、
基準信号２０ａとしてデータ入出力端子２０Ｙから誤り
スイッチ回路８０のデータ入力端子８０Ｙに対して出力
する。

【００８８】すなわち、メモリ回路２０は、同期引き込
み時に被測定信号１ａを１周期分メモリに記憶すること
により誤り検出基準信号を生成し、同期引き込み終了
後、訂正作業終了までの間の誤り検出基準信号として、
誤り検出基準信号２０ａを出力する。

【００８９】スイッチ回路２１４は、２つのデータ入力
端子２１４Ｘ、２１４Ｙ、スイッチ切換信号入力端子２
１４ＳＷ及び出力端子２１４ＯＵＴを有しており、スイ
ッチ回路４０の出力端子４０ＯＵＴから出力される読み
書き制御信号４０ａをデータ入力端子２１４Ｘの入力と
し、端子１４に入力される読み書き制御信号１４ａをデ
ータ入力端子２１４Ｙの入力とし、端子７に入力される
訂正通知信号７ａをスイッチ切換信号入力端子２１４Ｓ
Ｗの入力とする。

【００９０】スイッチ切換信号入力端子２１４ＳＷに入
力された訂正通知信号７ａが論理値０のとき、すなわ
ち、訂正作業が指示されていないときは、出力端子２１
４ＯＵＴは内部でデータ入力端子２１４Ｘと接続され、
データ入力端子２１４Ｘに入力された読み書き制御信号
４０ａを読み書き制御信号２１４ａとして、出力端子２
１４ＯＵＴからメモリ回路２１の読み書き制御信号入力
端子２１ＲＷに対して出力する。

【００９１】スイッチ切換信号入力端子２１４ＳＷに入
力された訂正通知信号７ａが論理値１のとき、すなわ
ち、訂正作業が指示されているときは、出力端子２１４
ＯＵＴは内部でデータ入力端子２１４Ｙと接続され、端
子１４に入力されデータ入力端子２１４Ｙに入力された
読み書き制御信号１４ａを読み書き制御信号２１４ａと
して、出力端子２１４ＯＵＴからメモリ回路２１の読み
書き制御信号入力端子２１ＲＷに対して出力する。

【００９２】すなわち、スイッチ回路２１４は、訂正作
業中は外部からの読み書き制御信号１４ａをメモリ回路
２１に対して出力し、メモリ回路２１を外部から制御可
能とし、訂正作業終了後は、スイッチ回路４０とメモリ
回路２１を接続し、メモリ回路２１を読み込みモード固
定にする論理値１の信号（Ｈｉｇｈ信号Ｈ）を出力す
る。

【００９３】スイッチ回路２１５は、２つのデータ入力
端子２１５Ｘ、２１５Ｙ、スイッチ切換信号入力端子２
１５ＳＷ及び出力端子２１５ＯＵＴを有しており、アド
レスカウンタ３０の出力端子３０ＯＵＴから出力される
アドレス値３０ａをデータ入力端子２１５Ｘの入力と
し、端子１５に入力されるアドレス値１５ａをデータ入
力端子２１５Ｙの入力とし、端子７に入力される訂正通
知信号７ａをスイッチ切換信号入力端子２１５ＳＷの入
力とする。

【００９４】スイッチ切換信号入力端子２１５ＳＷに入
力された訂正通知信号７ａが論理値０のとき、すなわ
ち、訂正作業が指示されていないときは、出力端子２１
５ＯＵＴは内部でデータ入力端子２１５Ｘと接続され、
データ入力端子２１５Ｘに入力されたアドレス値３０ａ
をアドレス値２１５ａとして、出力端子２１５ＯＵＴか
らメモリ回路２１のアドレス入力端子２１Ａに対して出
力する。

【００９５】スイッチ切換信号入力端子２１５ＳＷに入
力された訂正通知信号７ａが論理値１のとき、すなわ
ち、訂正作業が指示されているときは、出力端子２１５
ＯＵＴは内部でデータ入力端子２１５Ｙと接続され、端
子１５に入力されデータ入力端子２１５Ｙに入力された
アドレス値１５ａをアドレス値２１５ａとして、出力端
子２１５ＯＵＴからメモリ回路２１のアドレス入力端子
２１Ａに対して出力する。

【００９６】すなわち、スイッチ回路２１５は、訂正作
業中は外部からのアドレス値１５ａをメモリ回路２１に
対して出力し、メモリ回路２１を外部から制御可能と
し、訂正作業終了後は、アドレスカウンタ３０とメモリ
回路２１を接続し、メモリ回路２１のアドレスを周期毎
に繰り返し指定するはたらきをする。

【００９７】メモリ回路２１は、２つのデータ入出力端
子２１Ｘ、２１Ｙ、アドレス入力端子２１Ａ、読み書き
制御信号入力端子２１ＲＷ及びスイッチ切換信号入力端
子２１ＳＷを有しており、端子１に入力される被測定信
号１ａをデータ入出力端子２１Ｘの入力とし、スイッチ
回路２１５の出力端子２１５ＯＵＴから出力されるアド
レス値２１５ａをアドレス入力端子２１Ａの入力とし、
スイッチ回路２１４の出力端子２１４ＯＵＴから出力さ
れる読み書き制御信号２１４ａを読み書き制御信号入力
端子２１ＲＷの入力とし、端子５に入力される同期引き
込み信号５ａをスイッチ切換信号入力端子２１ＳＷの入
力とする。

【００９８】スイッチ切換信号入力端子２１ＳＷに入力
される同期引き込み信号５ａが論理値０のとき、すなわ
ち、同期引き込みが指示されているときは、図７に図示
した、メモリ回路２１内部のスイッチ回路２０２は、コ
モン端子２０２Ｚと切換端子２０２Ｘを接続し、データ
入出力端子２１Ｙに入力される被測定信号１ａを読み込
み、読み書き制御信号２１４ａの立ち上がりで読み込ん
だ該被測定信号１ａをアドレス入力端子２１Ａに入力さ
れたアドレス値２１５ａが示すアドレスに書き込む。

【００９９】スイッチ切換信号入力端子２１ＳＷに入力
される同期引き込み信号５ａが論理値１のとき、すなわ
ち、同期引き込みが指示されていないときは、図７に図
示した、メモリ回路２１内部のスイッチ回路２０２は、
コモン端子２０２Ｚと切換端子２０２Ｙを接続し、アド
レス入力端子２１Ａに入力されたアドレス値２１５ａが
示すアドレスのデータを誤り検出基準信号２１ａとして
データ入出力端子２１Ｙから誤りスイッチ回路８０のデ
ータ入力端子８０Ｘ及び端子２１０に対して出力する。
あるいは、端子２１０に入力され、データ入出力端子２
１Ｙに入力される訂正された誤り検出基準信号２１ａを
読み込み、読み書き制御信号２１４ａの立ち上がりで、
読み込んだ該誤り検出基準信号２１ａをアドレス入力端
子２１Ａに入力されたアドレス値２１５ａが示すアドレ
スに書き込む。

【０１００】すなわち、メモリ回路２１は、同期引き込
み時に被測定信号１ａを１周期分メモリに記憶すること
により誤り検出基準信号を生成し、同期引き込み終了
後、訂正作業終了までの間は、外部から制御されること
によって、メモリに記憶した誤り検出基準信号を訂正さ
れメモリに新たに記憶し、訂正作業終了後は、誤り検出
基準信号として、誤り検出基準信号２１ａを出力する。

【０１０１】スイッチ回路８０は、２つのデータ入力端
子８０Ｘ、８０Ｙ、スイッチ切換信号入力端子８０ＳＷ
及び出力端子８０ＯＵＴを有しており、メモリ回路２１
のデータ入出力端子２１Ｙから出力される誤り検出基準
信号２１ａをデータ入力端子８０Ｘの入力とし、メモリ
回路２０のデータ入出力端子２０Ｙから出力される誤り
検出基準信号２０ａをデータ入力端子８０Ｙの入力と
し、端子７に入力される訂正通知信号７ａをスイッチ切
換信号入力端子８０ＳＷの入力とする。

【０１０２】スイッチ切換信号入力端子８０ＳＷに入力
された訂正通知信号７ａが論理値０のとき、すなわち、
訂正作業が指示されていないときは、出力端子８０ＯＵ
Ｔは内部でデータ入力端子８０Ｘと接続され、データ入
力端子８０Ｘに入力された誤り検出基準信号２１ａを基
準信号８０ａとして、出力端子８０ＯＵＴから誤り検出
回路５０のデータ入力端子５０ＩＢに対して出力する。

【０１０３】スイッチ切換信号入力端子８０ＳＷに入力
された訂正通知信号７ａが論理値１のとき、すなわち、
訂正作業が指示されているときは、出力端子８０ＯＵＴ
は内部でデータ入力端子８０Ｙと接続され、データ入力
端子８０Ｙに入力された誤り検出基準信号２０ａを基準
信号８０ａとして、出力端子８０ＯＵＴから誤り検出回
路５０のデータ入力端子５０ＩＢに対して出力する。

【０１０４】すなわち、スイッチ回路８０は、訂正作業
中はメモリ回路２０から出力される誤り検出基準信号２
０ａを基準信号として出力し、訂正作業終了後はメモリ
回路２１から出力される誤り検出基準信号２１ａを基準
信号をして出力する。

【０１０５】誤り検出回路５０は、２つのデータ入力端
子５０ＩＡ、５０ＩＢ及び出力端子５０ＯＵＴを有して
おり、端子１に入力される被測定信号１ａをデータ入力
端子５０ＩＡの入力とし、スイッチ回路８０の出力端子
８０ＯＵＴから出力される基準信号８０ａをデータ入力
端子５０ＩＢの入力とする。

【０１０６】すなわち、誤り検出回路５０は、データ入
力端子５０ＩＡに入力された被測定信号１ａと、データ
入力端子５０ＩＢに入力された基準信号８０ａを比較
し、異なるビット値を検出したとき、すなわちビット誤
りを検出したときは、誤り検出信号５０ａとして論理値
１を出力端子５０ＯＵＴからゲート回路５１のデータ入
力端子５１ＩＡに対して出力し、同じビット値を検出し
たとき、すなわちビット誤りを検出しないときは、誤り
検出信号５０ａとして論理値０を出力端子５０ＯＵＴか
らゲート回路５１のデータ入力端子５１ＩＡに対して出
力する。ただし、この誤り検出信号５０ａは、誤りビッ
トが２ビット以上続いた場合においても誤りビット数分
のパルスを発生するものではない。

【０１０７】ゲート回路５１は、データ入力端子５１Ｉ
Ａ、データ入力端子５１ＩＢ及び出力端子５１ＯＵＴを
有しており、誤り検出回路５０の出力端子５０ＯＵＴか
ら出力される誤り検出信号５０ａをデータ入力端子５１
ＩＡの入力とし、端子２に入力されるクロック信号２ａ
をデータ入力端子５１ＩＢの入力とし、データ入力端子
５１ＩＡに入力される誤り検出信号５０ａと、データ入
力端子５１ＩＢに入力されるクロック信号２ａを２つの
入力とするＡＮＤ演算の結果を、誤り検出パルス信号５
１ａとして出力端子５１ＯＵＴから誤りカウンタ６０の
クロック端子６０ＣＬＫ、アドレスカウンタ３２のクロ
ック端子３２ＣＬＫ及びスイッチ回路２２４のデータ入
力端子２２４Ｙに対して出力する。

【０１０８】すなわち、ゲート回路５１は、誤り検出信
号５０ａが論理値１である間は、クロック信号２ａと同
波形となる誤り検出パルス信号５１ａを出力し、誤りビ
ットが２ビット以上続いた場合においても誤りビット数
に応じた数のパルスを発生する。

【０１０９】誤りカウンタ６０は、クロック端子６０Ｃ
ＬＫ、リセット端子６０ＲＳＴ及び出力端子６０ＯＵＴ
を有しており、ゲート回路５１の出力端子５１ＯＵＴか
ら出力される誤り検出パルス信号５１ａをクロック端子
６０ＣＬＫの入力とし、端子５に入力される同期引き込
み信号５ａをリセット端子６０ＲＳＴの入力とする。

【０１１０】リセット端子６０ＲＳＴに入力される同期
引き込み信号５ａが論理値０のとき、すなわち、同期引
き込みが指示されているときは、誤りカウンタ６０はカ
ウント値をリセットする。

【０１１１】リセット端子６０ＲＳＴに入力される同期
引き込み信号５ａが論理値１のとき、すなわち、同期引
き込みが指示されていないときは、誤りカウンタ６０は
クロック端子６０ＣＬＫに入力される誤り検出パルス信
号５１ａによってカウントアップ動作を行い、カウント
値を誤りカウント値６０ａとして出力端子６０ＯＵＴか
ら端子６１に対して出力し、ビット誤り測定回路外部に
出力する。

【０１１２】すなわち、誤りカウンタ６０は、同期引き
込み終了後の誤りビット数をカウントする。

【０１１３】クロックカウンタ７０は、クロック端子７
０ＣＬＫ、リセット端子７０ＲＳＴ及び出力端子７０Ｏ
ＵＴを有しており、端子２に入力されるクロック信号２
ａをクロック端子７０ＣＬＫの入力とし、端子５に入力
される同期引き込み信号５ａをリセット端子７０ＲＳＴ
の入力とする。

【０１１４】リセット端子７０ＲＳＴに入力される同期
引き込み信号５ａが論理値０のとき、すなわち、同期引
き込みが指示されているときは、クロックカウンタ７０
はカウント値をリセットする。

【０１１５】リセット端子７０ＲＳＴに入力される同期
引き込み信号５ａが論理値１のとき、すなわち、同期引
き込みが指示されていないときは、クロックカウンタ７
０はクロック端子７０ＣＬＫに入力されるクロック信号
２ａによってカウントアップ動作を行い、カウント値を
クロックカウント値７０ａとして出力端子７０ＯＵＴか
ら端子７１に対して出力し、ビット誤り測定回路外部に
出力する。

【０１１６】すなわち、クロックカウンタ７０は、同期
引き込み終了後のビット誤り測定をされたビット数をカ
ウントする。後述する補正された誤りビット数をこの値
で除することにより、誤り率を計算することが出来る。

【０１１７】アドレスカウンタ３２は、クロック端子３
２ＣＬＫ、リセット端子３２ＲＳＴ及び出力端子３２Ｏ
ＵＴを有しており、ゲート回路５１の出力端子５１ＯＵ
Ｔから出力される誤り検出パルス信号５１ａをクロック
端子３２ＣＬＫの入力とし、端子７に入力される訂正通
知信号７ａをリセット端子３２ＲＳＴの入力とする。

【０１１８】リセット端子３２ＲＳＴに入力された訂正
通知信号７ａが論理値１、すなわち、訂正作業中である
ことを示しているときは、アドレスカウンタ３２はクロ
ック端子３２ＣＬＫに入力される誤り検出パルス信号５
１ａによってカウントアップ動作を行い、カウント値を
アドレス値３２ａとしてスイッチ回路２２５のデータ入
力端子２２５Ｙに対して出力する。

【０１１９】リセット端子３２ＲＳＴに入力された訂正
通知信号７ａが論理値０、すなわち、訂正作業が行われ
ていないことを示しているときは、アドレスカウンタ３
２はカウント値をリセットする。

【０１２０】すなわち、アドレスカウンタ３２は、ビッ
ト誤りが検出される毎にメモリ回路２２のアドレス値を
カウントアップし、メモリ回路２２の書き込み時のアド
レス指定を行う。

【０１２１】スイッチ回路２２４は、２つのデータ入力
端子２２４Ｘ、２２４Ｙ、スイッチ切換信号入力端子２
２４ＳＷ及び出力端子２２４ＯＵＴを有しており、端子
２４に入力される読み書き制御信号２４ａをデータ入力
端子２２４Ｘの入力とし、ゲート回路５１の出力端子５
１ＯＵＴから出力される誤り検出パルス信号５１ａをデ
ータ入力端子２２４Ｙの入力とし、端子７に入力される
訂正通知信号７ａをスイッチ切換信号入力端子２２４Ｓ
Ｗの入力とする。

【０１２２】スイッチ切換信号入力端子２２４ＳＷに入
力された訂正通知信号７ａが論理値０のとき、すなわ
ち、訂正作業が指示されていないときは、出力端子２２
４ＯＵＴは内部でデータ入力端子２２４Ｘと接続され、
端子２４に入力されデータ入力端子２２４Ｘに入力され
た読み書き制御信号２４ａを読み書き制御信号２２４ａ
として、出力端子２２４ＯＵＴからメモリ回路２２の読
み書き制御信号入力端子２２ＲＷに対して出力する。

【０１２３】スイッチ切換信号入力端子２２４ＳＷに入
力された訂正通知信号７ａが論理値１のとき、すなわ
ち、訂正作業が指示されているときは、出力端子２２４
ＯＵＴは内部でデータ入力端子２２４Ｙと接続され、デ
ータ入力端子２２４Ｙに入力された誤り検出パルス信号
５１ａを読み書き制御信号２２４ａとして、出力端子２
２４ＯＵＴからメモリ回路２２の読み書き制御信号入力
端子２２ＲＷに対して出力する。

【０１２４】すなわち、スイッチ回路２２４は、訂正作
業中は誤り検出パルス信号５１ａをメモリ回路２２に出
力することにより、メモリ回路２２の書き込み制御を行
い、訂正作業終了後は、端子２４からの読み書き制御信
号２４ａをメモリ回路２２に出力することにより、メモ
リ回路２２を外部から制御可能とする。

【０１２５】スイッチ回路２２５は、２つのデータ入力
端子２２５Ｘ、２２５Ｙ、スイッチ切換信号入力端子２
２５ＳＷ及び出力端子２２５ＯＵＴを有しており、端子
２５に入力されるアドレス値２５ａをデータ入力端子２
２５Ｘの入力とし、アドレスカウンタ３２の出力端子３
２ＯＵＴから出力されるアドレス値３２ａをデータ入力
端子２２５Ｙの入力とし、端子７に入力される訂正通知
信号７ａをスイッチ切換信号入力端子２２５ＳＷの入力
とする。

【０１２６】スイッチ切換信号入力端子２２５ＳＷに入
力された訂正通知信号７ａが論理値０のとき、すなわ
ち、訂正作業が指示されていないときは、出力端子２２
５ＯＵＴは内部でデータ入力端子２２５Ｘと接続され、
端子２５に入力されデータ入力端子２２５Ｘに入力され
たアドレス値２５ａをアドレス値２２５ａとして、出力
端子２２５ＯＵＴからメモリ回路２２のアドレス入力端
子２２Ａに対して出力する。

【０１２７】スイッチ切換信号入力端子２２５ＳＷに入
力された訂正通知信号７ａが論理値１のとき、すなわ
ち、訂正作業が指示されているときは、出力端子２２５
ＯＵＴは内部でデータ入力端子２２５Ｙと接続され、デ
ータ入力端子２２５Ｙに入力されたアドレス値３２ａを
アドレス値２２５ａとして、出力端子２２５ＯＵＴから
メモリ回路２２のアドレス入力端子２２Ａに対して出力
する。

【０１２８】すなわち、スイッチ回路２２５は、訂正作
業中はアドレスカウンタ３２とメモリ回路２２を接続す
ることにより、メモリ回路２２のアドレス指定を行い、
訂正作業終了後は、端子２５からのアドレス値２５ａを
メモリ回路２２に出力することにより、メモリ回路２２
を外部から制御可能とする。

【０１２９】メモリ回路２２は、２つのデータ入出力端
子２２Ｘ、２２Ｙ、アドレス入力端子２２Ａ、読み書き
制御信号入力端子２２ＲＷ及びスイッチ切換信号入力端
子２２ＳＷを有しており、アドレスカウンタ３０の出力
端子３０ＯＵＴから出力されるアドレス値３０ａをデー
タ入出力端子２２Ｘの入力とし、スイッチ回路２２５の
出力端子２２５ＯＵＴから出力されるアドレス値２２５
ａをアドレス入力端子２２Ａの入力とし、スイッチ回路
２２４の出力端子２２４ＯＵＴから出力される読み書き
制御信号２２４ａを読み書き制御信号入力端子２２ＲＷ
の入力とし、端子７に入力される訂正通知信号７ａをス
イッチ切換信号入力端子２２ＳＷの入力とする。

【０１３０】スイッチ切換信号入力端子２２ＳＷに入力
される訂正通知信号７ａが論理値０のとき、すなわち、
訂正作業が指示されていないときは、図７に図示した、
メモリ回路２２内部のスイッチ回路２０２は、コモン端
子２０２Ｚと切換端子２０２Ｙを接続し、アドレス入力
端子２２Ａに入力されたアドレス値２２５ａが示すアド
レスのデータを記憶データ２２ａとしてデータ入出力端
子２２Ｙから端子２２０に対して出力し、ビット誤り測
定回路外部に出力する。

【０１３１】スイッチ切換信号入力端子２２ＳＷに入力
される訂正通知信号７ａが論理値１のとき、すなわち、
訂正作業が指示されているときは、図７に図示した、メ
モリ回路２２内部のスイッチ回路２０２は、コモン端子
２０２Ｚと切換端子２０２Ｘを接続し、データ入出力端
子２２Ｘに入力されるアドレス値３０ａを読み込み、読
み書き制御信号２２４ａの立ち上がりで読み込んだ該ア
ドレス値３０ａをアドレス入力端子２２Ａに入力された
アドレス値２２５ａが示すアドレスに書き込む。

【０１３２】すなわち、メモリ回路２２は、訂正作業中
は、誤りビットを検出した際に当該誤りビットのメモリ
回路２０におけるアドレスを記憶し、訂正作業終了後
は、外部から制御されることにより、メモリに記憶され
た誤りビットのアドレスを外部に出力し、誤りビットカ
ウント値の補正に関する情報を提供する。

【０１３３】周期カウンタ９０は、クロック端子９０Ｃ
ＬＫ、リセット端子９０ＲＳＴ及び出力端子９０ＯＵＴ
を有しており、アドレスカウンタ３０のキャリアップ信
号出力端子３０Ｃから出力されるアドレスキャリアップ
信号３０ｂをクロック端子９０ＣＬＫの入力とし、端子
７に入力される訂正通知信号７ａをリセット端子９０Ｒ
ＳＴの入力とする。

【０１３４】リセット端子９０ＲＳＴに入力される訂正
通知信号７ａが論理値０のとき、すなわち、訂正作業が
指示されていないときは、クロックカウンタ９０はカウ
ント値をリセットする。

【０１３５】リセット端子９０ＲＳＴに入力される訂正
通知信号７ａが論理値１のとき、すなわち、訂正作業が
指示されているときは、クロックカウンタ９０はクロッ
ク端子９０ＣＬＫに入力されるアドレスキャリアップ信
号３０ｂによってカウントアップ動作を行い、カウント
値を周期カウント値９０ａとして出力端子９０ＯＵＴか
ら端子９１に対して出力し、ビット誤り測定回路外部に
出力する。

【０１３６】すなわち、周波数カウンタ９０は、訂正作
業中のビット誤り検証された被測定信号１ａの周期数を
カウントし、訂正作業後の誤り数カウント値補正のため
の情報を提供する。

【０１３７】次に、図２及び図３に示すタイムチャート
を参照して、図１に示したビット誤り測定回路１００の
動作を説明する。

【０１３８】図２及び図３は、同じ時系列のタイムチャ
ートであるが、紙面の関係上分割してある。

【０１３９】図２及び図３において、２ａは、クロック
信号を示す波形図である。１ａは被測定信号を示す波形
図で、１周期の長さが６ビットの場合を例にとって説明
している。各ビットにＡ〜Ｆの符号と周期番号を付けて
いる。例えば１周期目はＤ１、Ｅ１、Ｆ１、Ａ１、Ｂ
１、Ｃ１となり、２周期目はＤ２、Ｅ２、Ｆ２、Ａ２、
Ｂ２、Ｃ２・・・のようになる。なお、図２及び図３で
いう周期とは、メモリ回路２０及びメモリ回路２１が書
き込みを開始したビットから書き込みを終了するビット
までを指し、必ずしも送信側で設定したパターンの開始
と終了とは一致しない。また図２及び図３中において符
号の上のバーは誤りビットであることを示す。例えばＡ
３は符号の上にバーがついているので、このビットは誤
りビットである。

【０１４０】図２において、４ａは、アドレスカウンタ
制御信号を示す波形図である。図２では、アドレスカウ
ンタ制御信号４ａが論理値０のときアドレスカウンタ３
０をリセットするとしている。３０ａは、アドレスカウ
ンタ３０が出力するアドレス値を示す波形図である。５
ａは、同期引き込み信号を示す波形図である。図２で
は、同期引き込み信号５ａが論理値０のとき同期引き込
みを指示するとしている。４０ａは、メモリ回路２０の
読み書き制御信号を示す波形図、２０ａは、メモリ回路
２０が出力する誤り検出基準信号を示す波形図である。
７ａは、訂正通知信号を示す波形図である。図２では、
誤り検出基準信号の訂正作業中であることを論理値１で
示すとしている。２１５ａは、メモリ回路２１に入力さ
れるアドレス値を示す波形図、２１４ａは、メモリ回路
２１に入力される読み書き制御信号を示す波形図、２１
ａは、メモリ回路２１が入出力する誤り検出基準信号を
示す波形図、６０ａは、誤りカウント値を示す波形図、
７０ａは、クロックカウント値を示す波形図である。

【０１４１】なお、アドレスカウンタ３０の最大アドレ
ス値３ａは図示しないが、ここでは、全ての時間におい
て一定値３ａ＝６に固定されているとする。

【０１４２】また、読み書き制御信号１４ａ、読み書き
制御信号２４ａ及びアドレス値２５ａについても図示し
ていないが、図２及び図３に示した時間においては、読
み書き制御信号１４ａは論理値１に、読み書き制御信号
２４ａ及びアドレス値２５ａは論理値０にそれぞれ固定
されているとする。

【０１４３】図３において、３０ｂは、アドレスカウン
タ３０が出力するアドレスキャリアップ信号を示す波形
図であり、アドレスカウンタ３０がキャリアップすると
きを除き、論理値０を保持している。１５ａは、外部か
ら指定されるメモリ回路２１のアドレス値を示す波形
図、８０ａは、スイッチ回路８０が出力する基準信号を
示す波形図、５０ａは、誤り検出信号を示す波形図であ
る。５１ａは、誤り検出パルス信号を示す波形図、９０
ａは、周期カウンタ９０が出力する周期カウント値を示
す波形図、３２ａは、アドレスカウンタ３２が出力する
アドレス値を示す波形図、２２５ａは、メモリ回路２２
に入力されるアドレス値を示す波形図である。２２４ａ
は、メモリ回路２２に入力される読み書き制御信号を示
す波形図であり、読み書き制御信号２２４ａを示す波形
図中のパルス信号の下に示されるかっこ内の数字は、メ
モリ回路２２に書き込んだアドレス値３０ａの値を示
す。

【０１４４】なお波形図中の記号×は、値が不問である
ことを示す。

【０１４５】時刻ｔ１において、クロック信号２ａの立
ち上がりと同時に、外部から端子４に入力されるアドレ
スカウンタ制御信号４ａを論理値１から０にすることに
よりアドレスカウンタ３０のリセット端子３０ＲＳＴに
論理値０が入力されると、アドレスカウンタ３０のアド
レス値３０ａがリセットされる。このアドレスカウンタ
制御信号４ａによるリセット指示と同時に、外部から端
子５に入力される同期引き込み信号５ａを論理値１から
０にする、すなわち、被測定信号１ａの同期引き込みを
行う指示を出す。

【０１４６】同期引き込み信号５ａが論理値０になるこ
とにより、 スイッチ回路４０のスイッチ切換信号入力端子４０
ＳＷに論理値０が入力されると、スイッチ回路４０の出
力端子４０ＯＵＴは内部でデータ入力端子４０Ｘと接続
され、データ入力端子４０Ｘに入力されたクロック信号
２ａを出力端子４０ＯＵＴから読み書き制御信号４０ａ
としてメモリ回路２０の読み書き制御信号入力端子２０
ＲＷ及びスイッチ回路２１４のデータ入力端子２１４Ｘ
に対して出力する。

【０１４７】 メモリ回路２０のスイッチ切換信号入
力端子２０ＳＷに論理値０が入力されると、メモリ回路
２０内部のスイッチ回路２０２は、切換端子２０２Ｘと
コモン端子２０２Ｚを接続し、データ入出力端子２０Ｘ
に入力される被測定信号１ａをメモリ２０１のデータ入
出力端子２０１Ｄの入力とする。データ入出力端子２０
Ｙはオープンの状態なのでデータ入出力端子２０Ｙから
の出力はなく、誤り検出基準信号２０ａは論理値０であ
る。

【０１４８】 メモリ回路２１のスイッチ切換信号入
力端子２１ＳＷに論理値０が入力されると、メモリ回路
２１内部のスイッチ回路２０２は、切換端子２０２Ｘと
コモン端子２０２Ｚを接続し、データ入出力端子２１Ｘ
に入力される被測定信号１ａをメモリ２０１のデータ入
出力端子２０１Ｄの入力とする。データ入出力端子２１
Ｙはオープンの状態なのでデータ入出力端子２１Ｙから
の出力はなく、誤り検出基準信号２１ａは論理値０であ
る。

【０１４９】 誤りカウンタ６０とクロックカウンタ
７０のそれぞれのリセット端子６０ＲＳＴ、リセット端
子７０ＲＳＴに論理値０が入力されると、それまでのカ
ウント値、誤りカウント値６０ａ及びクロックカウント
値７０ａはリセットされ、カウントアップ動作を停止す
る。

【０１５０】また、外部から端子７に入力される訂正通
知信号７ａは論理値０、すなわち、訂正作業は行われて
いないので、 スイッチ回路２１４のスイッチ切換信号入力端子２
１４ＳＷに論理値０が入力されると、スイッチ回路２１
４の出力端子２１４ＯＵＴは内部でデータ入力端子２１
４Ｘと接続され、データ入力端子２１４Ｘに入力された
読み書き制御信号４０ａを出力端子２１４ＯＵＴから読
み書き制御信号２１４ａとしてメモリ回路２１の読み書
き制御信号入力端子２１ＲＷに対して出力する。同様に
して、スイッチ回路２１５は、データ入力端子２１５Ｘ
より入力されたアドレス値３０ａを出力端子２１５ＯＵ
Ｔからアドレス値２１５ａとしてメモリ回路２１のアド
レス入力端子２１Ａに対して出力する。

【０１５１】 スイッチ回路８０は、スイッチ切換信
号入力端子８０ＳＷに論理値０が入力されると、出力端
子８０ＯＵＴとデータ入力端子８０Ｘを内部で接続する
状態になるが、前記の通りメモリ回路２１のデータ入出
力端子２１Ｙから出力される基準信号２１ａは論理値０
であるので、スイッチ回路８０の出力端子８０ＯＵＴか
ら出力される基準信号８０ａは、論理値０である。

【０１５２】 スイッチ回路２２４及びスイッチ回路
２２５もスイッチ回路８０と同様に、スイッチ回路２２
４のデータ入力端子２２４Ｘに入力される読み書き制御
信号２４ａ及びスイッチ回路２２５のデータ入力端子２
２５Ｘに入力されるアドレス値２５ａは、外部から論理
値０として入力されており、スイッチ回路２２４の出力
端子２２４ＯＵＴからメモリ回路２２の読み書き制御信
号入力端子２２ＲＷに対して出力される読み書き制御信
号２２４ａ、及び、スイッチ回路２２５の出力端子２２
５ＯＵＴからメモリ回路２２のアドレス入力端子２２Ａ
に対して出力されるアドレス値２２５ａはともに論理値
０である。

【０１５３】 アドレスカウンタ３２と周期カウンタ
９０のそれぞれのリセット端子３２ＲＳＴ、リセット端
子９０ＲＳＴに論理値０が入力されると、それまでのカ
ウント値、アドレス値３２ａ及び周期カウント値９０ａ
はリセットされ、カウントアップ動作を停止する。

【０１５４】ここで、誤り検出回路５０は、同期引き込
みが行われている間データ入力端子５０ＩＢに入力され
る基準信号８０ａが論理値０であることから、データ入
力端子５０ＩＡに入力される被測定信号１ａとの比較の
結果により、誤り検出信号５０ａを論理値１（誤りビッ
トを検出したときの値）として出力し、誤り検出パルス
信号５１ａがクロック信号２ａと同じ波形となり、誤り
を検出したことを示してしまう場合もあるが、このと
き、誤りカウンタ６０はリセットが掛かっており非動作
中なので、ビット誤り測定回路としての動作には影響し
ない。また、端子１５に入力されるアドレス値１５ａ
は、論理値０となっている。

【０１５５】時刻ｔ２において、クロック信号２ａの立
ち上がりと同時にアドレスカウンタ制御信号４ａを論理
値０から１にすることにより、アドレスカウンタ３０の
リセット端子３０ＲＳＴに論理値１が入力され、アドレ
スカウンタ３０のリセットが解除されると、アドレスカ
ウンタ３０はクロック端子３０ＣＬＫに入力されるクロ
ック信号２ａによってカウントアップ動作を行い、カウ
ントしたアドレス値３０ａを出力端子３０ＯＵＴからメ
モリ回路２０のアドレス入力端子２０Ａ、スイッチ回路
２１５のデータ入力端子２１５Ｘ及びメモリ回路２２の
データ入出力端子２２Ｘに対して出力する。

【０１５６】メモリ回路２０の読み書き制御信号入力端
子２０ＲＷに入力される時刻ｔ２における読み書き制御
信号４０ａ（＝２ａ）の立ち上がりにより、メモリ回路
２０は、データ入出力端子２０Ｘに入力される被測定信
号１ａのその時刻ｔ２におけるデータＤ１を、アドレス
カウンタ３０よりアドレス入力端子２０Ａに入力される
アドレス値３０ａが示すメモリ２０１内のアドレス１に
書き込む。

【０１５７】以降、アドレスカウンタ３０のカウントす
るアドレス値３０ａが、最大アドレス値３ａ（＝６）に
達し、アドレスカウンタ３０がキャリアップし、キャリ
アップ信号出力端子３０Ｃから出力されるキャリアップ
信号３０ｂが論理値０から１になるキャリアップパルス
を発生するまで、同様にして被測定信号１ａから１周期
（６ビット）分のデータ、Ｅ１、Ｆ１、誤りビットＡ
１，Ｂ１、Ｃ１を読み込み、メモリ回路２０内のメモリ
２０１に書き込みを行う。

【０１５８】メモリ回路２１の読み書き制御信号入力端
子２１ＲＷに入力される時刻ｔ２における読み書き制御
信号２１４ａ（４０ａ＝２ａ）の立ち上がりにより、メ
モリ回路２１は、データ入出力端子２１Ｘに入力される
被測定信号１ａのその時刻ｔ２におけるデータＤ１を、
スイッチ回路２１５よりアドレス入力端子２１Ａに入力
されるアドレス値２１５ａが示すメモリ２０１内のアド
レス１に書き込む。このとき、時刻ｔ１における動作の
所で述べたとおり、読み書き制御信号２１４ａ、アドレ
ス値２１５ａの実体は、それぞれ読み書き制御信号４０
ａ、アドレス値３０ａであるので、時刻ｔ２においてメ
モリ回路２１は、実質的にはメモリ回路２０と同じ動作
をしている。

【０１５９】以降メモリ回路２０と同様に、アドレスカ
ウンタ３０のカウントするアドレス値３０ａが、最大ア
ドレス値３ａ（＝６）に達し、アドレスカウンタ３０が
キャリアップし、キャリアップ信号出力端子３０Ｃから
出力されるキャリアップ信号３０ｂが論理値０から１に
なるキャリアップパルスを発生するまで、同様にして被
測定信号１ａから１周期（６ビット）分のデータ、Ｅ
１、Ｆ１、誤りビットＡ１、Ｂ１、Ｃ１を読み込み、メ
モリ回路２１内のメモリ２０１に書き込みを行う。

【０１６０】時刻ｔ４において、アドレスカウンタ３０
は、最大アドレス値３ａが指定するアドレス値（＝６）
までアドレス値３０ａをカウントしたことで、アドレス
キャリアップ信号３０ｂとしてキャリアップ信号出力端
子３０ＣからアドレスキャリアップパルスＰ１を出力す
る。アドレスキャリアップパルスＰ１の立ち上がりと同
時に同期引き込み信号５ａ及び訂正通知信号７ａを論理
値１にする。すなわち、同期引き込みの終了及び訂正作
業の開始を指示する。

【０１６１】同期引き込み信号５ａが論理値１になるこ
とにより、 スイッチ回路４０のスイッチ切換信号入
力端子４０ＳＷに論理値１が入力されると、スイッチ回
路４０の出力端子４０ＯＵＴは内部でデータ入力端子４
０Ｙと接続され、データ入力端子４０Ｙより入力された
論理値１の信号（Ｈｉｇｈ信号Ｈ）を出力端子４０ＯＵ
Ｔから読み書き制御信号４０ａとしてメモリ回路２０の
読み書き制御信号入力端子２０ＲＷ及びスイッチ回路２
１４のデータ入力端子２１４Ｘに対して出力する。この
読み書き制御信号入力端子２０ＲＷの入力が論理値１で
固定されていることにより、メモリ回路２０は、内部の
メモリ２０１に記憶されたデータを読み出すモードに固
定される。

【０１６２】 メモリ回路２０のスイッチ切換信号入
力端子２０ＳＷに論理値１が入力されると、メモリ回路
２０内部のスイッチ回路２０２は、切換端子２０２Ｙと
コモン端子２０２Ｚを接続し、メモリ回路２０は、その
時刻ｔ４にアドレスカウンタ３０よりアドレス入力端子
２０Ａに入力されるアドレス値３０ａが示す、メモリ２
０１内のアドレス１に書き込まれたデータＤ１を読み出
して、データ入出力端子２０Ｙから２０ａとして出力す
る。以降同様にして、メモリ回路２０は内部のメモリ２
０１に書き込まれたデータの読み出しを行う。図２では
時刻ｔ２から時刻ｔ４までにメモリ回路２０内部のメモ
リ２０１に、Ｄ１、Ｅ１、Ｆ１、誤りビットＡ１、Ｂ
１、Ｃ１を書き込んでおり、このデータを周期毎に繰り
返し読み出す。メモリ回路２１も同様に、データ入出力
端子２１Ｙからデータを出力するが、詳細については後
述する。

【０１６３】 誤りカウンタ６０とクロックカウンタ
７０のそれぞれのリセット端子６０ＲＳＴ、リセット端
子７０ＲＳＴに論理値１が入力されると、誤りカウンタ
６０とクロックカウンタ７０のリセットが解除されてそ
れぞれのカウントアップ動作を開始する。

【０１６４】また、訂正通知信号７ａが論理値１になる
ことにより、 スイッチ回路８０のスイッチ切換信号入力端子８０
ＳＷに論理値１が入力されると、スイッチ回路８０の出
力端子８０ＯＵＴは内部でデータ入力端子８０Ｙと接続
され、メモリ回路２０のデータ入出力端子２０Ｙよりデ
ータ入力端子８０Ｙに入力された誤り検出基準信号２０
ａ（＝Ｄ１）を出力端子８０ＯＵＴから基準信号８０ａ
として誤り検出回路５０のデータ入力端子５０ＩＢに対
して出力する。

【０１６５】 スイッチ回路２１４のスイッチ切換信
号入力端子２１４ＳＷに論理値１が入力されると、スイ
ッチ回路２１４の出力端子２１４ＯＵＴは内部でデータ
入力端子２１４Ｙと接続され、端子１４に入力されデー
タ入力端子２１４Ｙに入力された読み書き制御信号１４
ａ（論理値１で固定）を出力端子２１４ＯＵＴから読み
書き制御信号２１４ａとしてメモリ回路２１の読み書き
制御信号入力端子２１ＲＷに対して出力する。同様にし
て、スイッチ回路２１５は、端子１５に入力されると、
データ入力端子２１５Ｙに入力されたアドレス値１５ａ
（＝１）を出力端子２１５ＯＵＴからアドレス値２１５
ａとしてメモリ回路２１のアドレス入力端子２１Ａに対
して出力する。よってメモリ回路２１は、外部から入力
される読み書き制御信号１４ａとアドレス値１５ａによ
り制御可能になる。読み書き制御信号１４ａは論理値１
で固定されているのでメモリ回路２１は、読み出しモー
ド固定となる。図２では時刻ｔ２から時刻ｔ４までにメ
モリ回路２０内部のメモリ２０１に、Ｄ１、Ｅ１、Ｆ
１、誤りビットＡ１、Ｂ１、Ｃ１を書き込んでおりアド
レス値１５ａが示すアドレスに対応したデータ、Ｄ１、
Ｅ１、Ｆ１、誤りビットＡ１、Ｂ１、Ｃ１がデータ入出
力端子２１Ｙから誤り検出基準信号２１ａとして端子２
１０に対して出力される。端子２１０に対して出力され
た誤り検出基準信号２１ａは、端子２１０から外部へ出
力され、外部にてビット誤りの検証、訂正が行われる。

【０１６６】 アドレスカウンタ３２と周期カウンタ
９０のそれぞれのリセット端子３２ＲＳＴ、リセット端
子９０ＲＳＴに論理値１が入力されると、アドレスカウ
ンタ３２と周期カウンタ９０のリセットが解除されてそ
れぞれのカウントアップ動作を開始する。すなわち、ア
ドレスカウンタ３２は、誤りビットを検出した時に当該
誤りビットのメモリ回路２０上のアドレスを記憶するメ
モリ回路２２に、順次記憶するアドレス値を与えるため
に、実質的には誤りビット数をカウントしている。ま
た、周期カウンタ９０は、訂正作業が行われている間の
被測定信号１ａの周期数をカウントする。

【０１６７】 スイッチ回路２２４のスイッチ切換信
号入力端子２２４ＳＷに論理値１が入力されると、スイ
ッチ回路２２４の出力端子２２４ＯＵＴは内部でデータ
入力端子２２４Ｙと接続され、データ入力端子２２４Ｙ
に入力された誤り検出パルス信号５１ａを出力端子２２
４ＯＵＴから読み書き制御信号２２４ａとしてメモリ回
路２２の読み書き制御信号入力端子２２ＲＷに対して出
力する。同様にして、スイッチ回路２２５は、データ入
力端子２２５Ｙに入力されたアドレス値３２ａを出力端
子２２５ＯＵＴからアドレス値２２５ａとしてメモリ回
路２２のアドレス入力端子２２Ａに対して出力する。

【０１６８】時刻ｔ５において、誤り検出回路５０のデ
ータ入力端子５０ＩＡに入力される被測定信号１ａは誤
りビットＥ２であり、スイッチ回路８０より誤り検出回
路５０のデータ入力端子５０ＩＢに入力される基準信号
８０ａ（＝２０ａ）は正しいビットＥ１である。このた
め、誤り検出回路５０は、誤り検出信号５０ａとして出
力端子５０ＯＵＴから誤り検出パルスＰ２を出力する。
この誤り検出パルスＰ２が、誤り検出信号５０ａとして
ゲート回路５１のデータ入力端子５１ＩＡに入力される
と、当該誤り検出信号５０ａとデータ入力端子５１ＩＢ
に入力されるクロック信号２ａとのＡＮＤ演算の結果
が、誤り検出パルス信号５１ａとして出力端子５１ＯＵ
Ｔから誤りカウンタ６０のクロック端子６０ＣＬＫ、ア
ドレスカウンタ３２のクロック端子３２ＣＬＫ及びスイ
ッチ回路２２４のデータ入力端子２２４Ｙに対して出力
される。当該誤り検出パルス信号５１ａは、誤り検出信
号５０ａが論理値１である間は、クロック信号２ａと同
波形となる。したがって、誤りビットが２ビット以上続
いた場合において、誤り検出信号５０ａは、１つのパル
スとして発生してしまうが、誤り検出パルス信号５１ａ
は、誤りビット数に応じた数のパルスを発生する。

【０１６９】誤りカウンタ６０は、ゲート回路５１の出
力端子５１ＯＵＴよりクロック端子６０ＣＬＫに入力さ
れる誤り検出パルス信号５１ａにより誤りカウント値６
０ａをカウントアップする。同様にアドレスカウンタ３
２は、ゲート回路５１よりクロック端子３２ＣＬＫに入
力される誤り検出パルス信号５１ａによりアドレス値３
２ａをカウントアップする。

【０１７０】メモリ回路２２は、誤り位置データとして
アドレスカウンタ３０の出力端子３０ＯＵＴからデータ
入出力端子２２Ｘに入力されたアドレス値３０ａ（＝
２）を、読み書き制御信号入力端子２２ＲＷに入力され
る読み書き制御信号２２４ａ（＝５１ａ）の立ち上がり
によりアドレス入力端子２２Ａに入力されるアドレス値
２２５ａ（＝３２ａ）が示す内部のメモリ２０１のアド
レスに書き込む。

【０１７１】すなわち、メモリ回路２２は、１番目の誤
りビットのメモリ回路２０上でのアドレスをメモリ回路
２２のアドレス１に記憶し、２番目の誤りビットのメモ
リ回路２０上でのアドレスをメモリ回路２２のアドレス
２に記憶し、以降同様にして、ｎ番目の誤りビットのメ
モリ回路２０上でのアドレスをメモリ回路２２のアドレ
スｎに記憶する。

【０１７２】時刻ｔ６において、アドレスカウンタ３０
は、最大アドレス値３ａが指定するアドレス値（＝６）
までアドレス値３０ａをカウントしたことで、アドレス
キャリアップ信号３０ｂとしてキャリアップ信号出力端
子３０ＣからアドレスキャリアップパルスＰ３を出力す
る。アドレスキャリアップパルスＰ３によって、周期カ
ウント値９０ａがカウントアップされる。

【０１７３】以降、上述した動作の周期毎の繰り返しに
より、図２及び図３に示すような波形となり、ビット誤
り測定が続けられる。

【０１７４】次に、図４及び図５に示すタイムチャート
を参照して、図１に示したビット誤り測定回路１００の
訂正信号入力の動作を説明する。

【０１７５】図４及び図５は、同じ時系列のタイムチャ
ートであるが、紙面の関係上分割してある。

【０１７６】図４において、１４ａは、外部から指定さ
れるメモリ回路２１の読み書き制御信号を示す波形図で
あり、図５において、２５ａは、外部から指定されるメ
モリ回路２２のアドレス値を示す波形図、２４ａは、外
部から指定されるメモリ回路２２の読み書き制御信号を
示す波形図である。なお波形図中の記号×は、値が不問
であることを示す。

【０１７７】また、その他の信号を表す符号について
は、図２及び図３における説明の中で既述であるので省
略するが、図４では、図２で示す波形図から誤りカウン
ト値６０ａとクロックカウント値７０ａの波形図を除い
ている。

【０１７８】時刻ｔ１１から時刻ｔ１２において、依
然、誤り検出基準信号２１ａの訂正作業中であるので、
訂正通知信号７ａが論理値１となっている。外部から読
み書き制御信号１４ａ、アドレス値１５ａ及び訂正され
た誤り検出基準信号２１ａが図４に示すようなタイミン
グで入力される。すなわち、時刻ｔ１１において、アド
レス値１５ａとして１を入力すると同時に、アドレス値
１に対応した訂正された誤り検出信号２１ａとしてＤを
入力し、更に同時刻に訂正された誤り検出基準信号２１
ａ（＝Ｄ）をアドレス値１５ａの示すアドレス（＝１）
に書き込むための読み書き制御信号１４ａを入力する。

【０１７９】このとき、訂正通知信号７ａが論理値１で
あることにより、スイッチ２１４は、出力端子２１４Ｏ
ＵＴと入力端子２１４Ｙが接続されており、外部から端
子１４に入力され、入力端子２１４Ｙに入力された読み
書き制御信号１４ａは、読み書き制御信号２１４ａとし
て出力端子２１４ＯＵＴからメモリ回路２１の読み書き
制御信号入力端子２１ＲＷに対して出力される。同様に
して、アドレス値１５ａはアドレス値２１５ａとしてメ
モリ回路２１のアドレス入力端子２１Ａに対して出力さ
れる。

【０１８０】メモリ回路２１は、端子５に入力される同
期引き込み信号５ａが論理値１であることにより、スイ
ッチ切換信号入力端子２１ＳＷに論理値１が入力される
と、メモリ回路２１内部のスイッチ回路２０２は、切換
端子２０２Ｙとコモン端子２０２Ｚを接続し、端子２１
０に入力され、データ入出力端子２１Ｙに入力される訂
正された誤り検出信号２１ａを読み込む。更にメモリ回
路２１は、読み書き制御信号入力端子２１ＲＷに入力さ
れる２１４ａ（＝１４ａ）の立ち上がりにより、アドレ
ス入力端子２１Ａに入力される２１５ａ（＝１５ａ）の
示す内部メモリ２０１のアドレスにデータ入出力端子２
１Ｙに入力される訂正された誤り検出信号２１ａを書き
込む。

【０１８１】以下、一周期分の信号データすべての書き
込みを終える時刻ｔ１２まで、同様の動作を繰り返す。

【０１８２】訂正された基準信号データを全て書き終え
た後時刻ｔ１３において、アドレスカウンタ３０のキャ
リアップ信号出力端子３０Ｃから、キャリアップ信号３
０ｂとしてアドレスキャリアップパルスＰ４が発生する
と同時に、訂正通知信号７ａを論理値１から０にする、
すなわち、訂正作業終了を通知する。

【０１８３】このとき、同期引き込み信号５ａは論理値
１であるから、スイッチ回路４０のスイッチ切換信号入
力端子４０ＳＷに論理値１が入力されると、スイッチ回
路４０の出力端子４０ＯＵＴは内部でデータ入力端子４
０Ｙと接続され、データ入力端子４０Ｙより入力された
論理値１の信号（Ｈｉｇｈ信号Ｈ）を出力端子４０ＯＵ
Ｔから読み書き制御信号４０ａとしてスイッチ２１４の
データ入力端子２１４Ｘに対して出力している。

【０１８４】訂正通知信号７ａが論理値０になることに
より、 スイッチ回路２１４のスイッチ切換信号入力端子２
１４ＳＷに論理値０が入力されると、スイッチ回路２１
４の出力端子２１４ＯＵＴは内部でデータ入力端子２１
４Ｘと接続され、データ入力端子２１４Ｘに入力された
読み書き制御信号４０ａ（論理値１で固定）を出力端子
２１４ＯＵＴから読み書き制御信号２１４ａとしてメモ
リ回路２１の読み書き制御信号入力端子２１ＲＷに対し
て出力する。この読み書き制御信号入力端子２１ＲＷの
入力が論理値１で固定されていることにより、メモリ回
路２１は、メモリ２０１に記憶されたデータを読み出す
モードに固定される。

【０１８５】 同様にして、スイッチ回路２１５は、
データ入力端子２１５Ｘより入力されたアドレス値３０
ａを出力端子２１５ＯＵＴからアドレス値２１５ａとし
てメモリ回路２１のアドレス入力端子２１Ａに対して出
力する。メモリ回路２１のスイッチ切換信号入力端子２
１ＳＷには、同期引き込み信号５ａとして論理値１が入
力されおり、メモリ回路２１内部のスイッチ回路２０２
は、切換端子２０２Ｙとコモン端子２０２Ｚを接続し、
メモリ回路２１は、その時刻ｔ１３にスイッチ２１５よ
りアドレス入力端子２１Ａに入力されるアドレス値２１
５ａ（＝３０ａ）が示すメモリ２０１内のアドレスに書
き込まれたデータを読み出してデータ入出力端子２１Ｙ
から出力する。以降同様にして、メモリ回路２１は書き
込まれたデータの読み出しを行う。図４では時刻ｔ１１
からｔ１２までメモリ回路２１に訂正された誤り検出信
号２１ａとして、Ｄ、Ｅ、Ｆ、Ａ、Ｂ、Ｃを書き込んで
おり、このデータを周期毎に繰り返し読み出す。

【０１８６】 スイッチ回路８０のスイッチ切換信号
入力端子８０ＳＷに論理値０が入力されると、スイッチ
回路８０の出力端子８０ＯＵＴは内部でデータ入力端子
８０Ｘと接続され、データ入力端子８０Ｘに入力された
訂正された誤り検出基準信号２１ａを出力端子８０ＯＵ
Ｔから基準信号８０ａとして誤り検出回路５０のデータ
入力端子５０ＩＢに対して出力する。

【０１８７】 スイッチ回路２２４及びスイッチ回路
２２５も、スイッチ回路８０と同様に出力端子ＯＵＴと
データ入力端子Ｘが接続され、スイッチ回路２２４のデ
ータ入力端子２２４Ｘに入力される読み書き制御信号２
４ａ及びスイッチ回路２２５のデータ入力端子２２５Ｘ
に入力されるアドレス値２５ａは、スイッチ回路２２４
の出力端子２２４ＯＵＴからメモリ回路２２の読み書き
制御信号入力端子２２ＲＷに対して出力される読み書き
制御信号２２４ａ、及び、スイッチ回路２２５の出力端
子２２５ＯＵＴからメモリ回路２２のアドレス入力端子
２２Ａに対して出力されるアドレス値２２５ａとして外
部からメモリ回路２２を制御する。

【０１８８】 アドレスカウンタ３２と周期カウンタ
９０のそれぞれのリセット端子３２ＲＳＴ、リセット端
子９０ＲＳＴに論理値０が入力されると、それまでのカ
ウント値、アドレス値３２ａ及び周期カウント値９０ａ
はリセットされ、カウント動作を停止する。周期カウン
タ９０の周期カウント値９０ａは、端子９０から外部に
対して出力されており、外部で動作停止時の値が保持さ
れる。

【０１８９】したがって、図２及び図３において時刻ｔ
３で誤り検出基準信号として記憶された誤りビットＡ１
は正しい信号Ａに訂正され、以後のビット誤り測定動作
は正しい信号を基準信号として行われるので、正確な測
定が可能となる。

【０１９０】次に、時刻ｔ１３以降における、基準信号
データ訂正作業中の誤り測定結果の補正動作について説
明する。

【０１９１】図２〜図５において、被測定信号１ａをメ
モリ回路２０に記憶した誤り検出基準信号は、アドレス
４のＡ１が誤りビットとなっている。したがって、この
誤り検出基準信号の検証、訂正に要した期間、すなわち
訂正通知信号７ａが論理値１である時刻ｔ３から時刻ｔ
１３までの期間において、誤り検出回路５０はデータＡ
の誤り検出を誤りビットＡ１で行っている。すなわち、
時刻ｔ３から時刻ｔ１３までに誤りカウンタ６０によっ
てカウントされた誤りカウント値は明らかに誤データと
なっている。そこで、以下のような補正を行い正確なデ
ータを得る。

【０１９２】周期カウンタ９０は、訂正通知信号７ａが
論理値１である訂正作業中の時刻ｔ３から時刻ｔ１３ま
での期間に誤り測定された被測定信号１ａの周期数をカ
ウントし、該カウント値は、周期カウント値９０ａとし
て誤り測定回路外部に保持されている。図５の例では周
期カウント値９０ａはＮである。またメモリ回路２２
は、訂正通知信号７ａが論理値１である訂正作業中の時
刻ｔ３から時刻ｔ１３までの期間に誤りビットが検出さ
れたときの、メモリ回路２０のアドレスを記憶してい
る。このアドレスのうち、メモリ回路２０に記憶した誤
り検出基準信号で誤りビットであったＡ１のアドレス４
がいくつ記憶されているか調べ、この数をｉとする。ｉ
は、正しいビットが誤りビットであると判定された数で
あり、逆に誤りビットが正しいビットであると判定され
た数、すなわち、時刻ｔ３から時刻ｔ１３までの期間の
真の誤り数はＮ−ｉである。したがって、ビット誤り測
定回路１００の誤りカウント値６０ａの値をＭとすると
き、補正した誤り数Ｅは、Ｍ−ｉ＋（Ｎ−ｉ）の計算に
より、Ｅ＝Ｍ＋（Ｎ−２ｉ）で表される。

【０１９３】以上説明したように、本実施の形態におい
ては、被測定信号１ａからメモリ回路２０及びメモリ回
路２１に書き込んだ誤り検出基準信号の内、メモリ回路
２１に書き込んだ誤り検出基準信号２１ａの誤りビット
の有無をビット誤り検出回路１００外部で検証し、誤り
ビットがあれば該誤り検出基準信号２１ａを訂正する機
能を設けているため、正確なビット誤り測定が可能であ
る。また、被測定信号１ａを書き込むメモリを、メモリ
回路２０及びメモリ回路２１内に有しているので、測定
と訂正とを同時に行うことが可能である。さらに、誤り
検出基準信号２１ａの訂正作業中の測定結果をメモリ回
路２２に記憶し、該訂正結果を用いて基準信号データの
訂正作業中の測定結果の補正をする機能を設けているこ
とで、基準信号データの訂正作業中の誤りを正確に測定
することができる。

【０１９４】

【発明の効果】請求項１記載の発明によれば、メモリ回
路を外部から制御する制御信号を入力する複数の端子か
ら、メモリ回路内に記憶した基準信号を外部に取り出す
等の制御信号が入力されて、誤りビットが基準信号とな
っているか否か検証され、誤りビットが基準信号となっ
てしまっていた場合には、該誤りビットを訂正して正し
い基準信号を前記メモリ回路に記憶し直すことが出来る
構成であるため、被測定信号１周期分を前記メモリ回路
に記憶することにより生成した基準信号に誤りビットが
含まれる場合にも、該誤りビットを訂正することがで
き、正確なビット誤り測定を行うことができる。

【０１９５】請求項２記載の発明によれば、請求項１記
載の発明の効果に加えて、選択回路は、前記第１のメモ
リ回路に記憶された基準信号を検証、訂正している間
は、第２のメモリ回路より入力される基準信号を選択し
て、誤り検出回路に対して出力し、訂正作業終了後は、
訂正され正しい値となった第１のメモリ回路に記憶され
た基準信号を選択して、誤り検出回路に対して出力する
ことが出来る構成であるため、誤り検出作業と、訂正作
業と、を同時進行することができ、効率の良いビット誤
り測定を行うことができる。

【０１９６】請求項３記載の発明によれば、請求項２記
載の発明の効果に加えて、第３のメモリ回路に記憶され
た結果と、誤りカウント値と、周期カウント値と、前記
第１のメモリ回路に記憶された基準信号の訂正結果と、
を用いることにより、基準信号データ訂正作業中の測定
結果の補正を行うことが出来る構成であるため、誤り検
出作業と、訂正作業と、の同時進行時のビット誤り測定
による測定値を、正確な値に補正することができる。

【図面の簡単な説明】

【図１】本発明を適用したビット誤り測定回路１００の
回路構成を示すブロック図。

【図２】図１に示すビット誤り測定回路１００の同期引
き込み動作を説明する図３と同時系列のタイムチャー
ト。

【図３】図１に示すビット誤り測定回路１００の同期引
き込み動作を説明する図２と同時系列のタイムチャー
ト。

【図４】図１に示すビット誤り測定回路１００の訂正作
業及び誤りカウント値補正を説明する図５と同時系列の
タイムチャート。

【図５】図１に示すビット誤り測定回路１００の訂正作
業及び誤りカウント値補正を説明する図４と同時系列の
タイムチャート。

【図６】従来のビット誤り測定回路２００の回路構成を
示すブロック図。

【図７】図６に図示されるメモリ回路２０の回路構成を
示すブロック図。

【図８】図６に示すビット誤り測定回路２００の動作を
説明するタイムチャート。

【図９】図６に示すビット誤り測定回路２００の動作の
問題点を説明するタイムチャート。

【符号の説明】

２０ メモリ回路 ２１ メモリ回路 ２２ メモリ回路 ３０ アドレスカウンタ ３２ アドレスカウンタ ４０ スイッチ回路 ８０ スイッチ回路 ２１４ スイッチ回路 ２１５ スイッチ回路 ２２４ スイッチ回路 ２２５ スイッチ回路 ５０ 誤り検出回路 ５１ ゲート回路 ６０ 誤りカウンタ ７０ クロックカウンタ ９０ 周期カウンタ ２０１ メモリ ２０２ スイッチ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】被測定信号の１周期分のデータを基準信号
   として記憶するメモリ回路と、前記被測定信号の誤りを
   検出する誤り検出回路と、この誤り検出回路が検出した
   誤りビット数をカウントする誤りカウンタと、を有する
   ビット誤り測定回路において、 前記メモリ回路を外部から制御する制御信号を入力する
   複数の端子を設け、前記メモリ回路に記憶した基準信号
   を外部で検証し、誤りがあれば該誤りを前記外部からの
   制御信号の制御により訂正することを特徴とするビット
   誤り測定回路。
2. 【請求項２】前記メモリ回路を第１のメモリ回路とし、 被測定信号から該第１のメモリ回路が記憶したデータと
   同一のデータを基準信号として記憶する第２のメモリ回
   路と、 前記第１のメモリ回路、または、第２のメモリ回路から
   出力される基準信号の何れかを選択し、前記誤り検出回
   路に対して出力する選択回路と、 を更に備え、前記第１のメモリ回路に記憶された基準信
   号を検証、訂正している間、前記選択回路は、前記第２
   のメモリ回路に記憶された基準信号を選択して前記誤り
   検出回路に対して出力し、当該基準信号を誤り検出に用
   いることで、測定と訂正とを同時に行うことを特徴とす
   る請求項１記載のビット誤り測定回路。
3. 【請求項３】前記第１のメモリ回路に記憶された基準信
   号を訂正している間、前記第２のメモリ回路に記憶した
   基準信号を用いて行った誤り検出の結果を記憶する第３
   のメモリ回路と、 この第３のメモリ回路を外部から制御する制御信号を入
   力する複数の端子と、 基準信号の訂正作業中に誤り測定された被測定信号の周
   期数をカウントする周期カウンタと、 を更に備え、前記第３のメモリ回路に記憶されたデータ
   と、前記周期カウンタによってカウントされた周期カウ
   ント値と、前記誤りカウンタによってカウントされた誤
   りカウント値と、前記第１のメモリ回路に記憶された基
   準信号の訂正結果と、を用いて、前記基準信号の訂正作
   業中の測定結果の補正を行うことを特徴とする請求項２
   記載のビット誤り測定回路。