JPH01303935A - 直列／並列変換回路 - Google Patents
直列／並列変換回路Info
- Publication number
- JPH01303935A JPH01303935A JP13584388A JP13584388A JPH01303935A JP H01303935 A JPH01303935 A JP H01303935A JP 13584388 A JP13584388 A JP 13584388A JP 13584388 A JP13584388 A JP 13584388A JP H01303935 A JPH01303935 A JP H01303935A
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- shift register
- error detection
- data
- input
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims description 20
- 238000001514 detection method Methods 0.000 claims abstract description 35
- 230000001360 synchronised effect Effects 0.000 claims description 19
- 238000012360 testing method Methods 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル変換回路に関し、特に直列／並列
変換回路に関する。
変換回路に関する。
従来、この種の直列／並狗変換回路は、シリアル入力を
蓄積するシフトレジスタと誤りチエツクを行う検出回路
とを用いてパラレル出力する構成になっている。
蓄積するシフトレジスタと誤りチエツクを行う検出回路
とを用いてパラレル出力する構成になっている。
第５図はかかる従来の一例を説明するための直列／並列
変換回路図である。
変換回路図である。
第５図に示すように、従来の直列／並列変換回路はシフ
トクロック１の制御によりシリアル人力３を蓄積するシ
フトレジスタ１２と、シフトレジスタ１２の出力に基づ
き誤りチエツクを行うための符号誤り検出回路７および
パリティ誤り検出回路８と、これら誤り検出回路７．８
およびシフトクロック１の制御によりシフトレジスタ１
２の出力を並列出力データ１０としてラッチするための
ラッチ回路９とから構成されている。しかもそのシフト
レジスタ１２は同期部とデータ部とが区別なく一体にな
っている。
トクロック１の制御によりシリアル人力３を蓄積するシ
フトレジスタ１２と、シフトレジスタ１２の出力に基づ
き誤りチエツクを行うための符号誤り検出回路７および
パリティ誤り検出回路８と、これら誤り検出回路７．８
およびシフトクロック１の制御によりシフトレジスタ１
２の出力を並列出力データ１０としてラッチするための
ラッチ回路９とから構成されている。しかもそのシフト
レジスタ１２は同期部とデータ部とが区別なく一体にな
っている。
次に、その直列／並列変換回路の動作について述べる。
まず、シリアル人力３はシフトクロック１によってシフ
トレジスタ１２に取り込まれ、１データ長のビット数が
入力された後、符号誤り検出回路７およびパリティ誤り
検出回路８においてエラーが検出されなければ、ラッチ
回路９へ同期部を除いたデータ列がシフトクロック１に
同期して保持され、出力データ１０が得られる。次に、
新たなデータ列をシフトレジスタ１２に設定する場合は
、同様にして１データ長のビット数をシリアル入力３よ
り入力して行なう。
トレジスタ１２に取り込まれ、１データ長のビット数が
入力された後、符号誤り検出回路７およびパリティ誤り
検出回路８においてエラーが検出されなければ、ラッチ
回路９へ同期部を除いたデータ列がシフトクロック１に
同期して保持され、出力データ１０が得られる。次に、
新たなデータ列をシフトレジスタ１２に設定する場合は
、同様にして１データ長のビット数をシリアル入力３よ
り入力して行なう。
上述した従来の直列／並列変換回路は、同期部シフトレ
ジスタとデータ部シフトレジスタとが直結されているの
で、入力された信号の符号誤り検出回路またはパリティ
誤り検出回路の動作確認試験には長大なテストパターン
が必要になるという欠点がある。
ジスタとデータ部シフトレジスタとが直結されているの
で、入力された信号の符号誤り検出回路またはパリティ
誤り検出回路の動作確認試験には長大なテストパターン
が必要になるという欠点がある。
本発明の目的は、かかる誤り検出を簡単に行なえる直列
／並列変換回路を提供することにある。
／並列変換回路を提供することにある。
本発明の直列／並列変換回路は、符号誤り検出回路およ
びパリティ誤り検出回路の少なくとも一方を有する直列
／並列変換回路において、シリアル入力を同期部とデー
タ部に分けて入力するためのシフトクロックを制御する
クロック制御回路と、それぞれのシリアル入力を記憶す
る同期部シフトレジスタおよびデータ部シフトレジスタ
と、前記同期部シフトレジスタへの入力を選択する同期
入力選択回路とを含んで構成される。
びパリティ誤り検出回路の少なくとも一方を有する直列
／並列変換回路において、シリアル入力を同期部とデー
タ部に分けて入力するためのシフトクロックを制御する
クロック制御回路と、それぞれのシリアル入力を記憶す
る同期部シフトレジスタおよびデータ部シフトレジスタ
と、前記同期部シフトレジスタへの入力を選択する同期
入力選択回路とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するための直列／
並列変換回路のブロック図であり、符号誤り検出回路と
パリティ誤り検出回路を有する場合を示す。
並列変換回路のブロック図であり、符号誤り検出回路と
パリティ誤り検出回路を有する場合を示す。
第１図に示すように、本実施例のシフトクロック１とノ
ーマル／テスト信号２はクロック制御回路５へ入力され
、シリアル人力３とクロック制御回路５の１出力２１は
データ部シフトレジスタ４へ入力される。また、データ
シフトレジスタ４の出力２４とシフトクロック１および
ノーマル／テスト信号２は同期入力選択回路１１へ入力
され、さらにその出力２５とクロック制御回路５の一つ
の出力２２は同期部シフトレジスタ６へ入力される。デ
ータ部シフトレジスタ４と同期部シフトレジスタ６の出
力はそれぞれ符号誤り検出回路７およびパリティ誤り検
出回路８へ入力される。また、データ部シフトレジスタ
４の出力と符号誤り検出回路７の出力２８とパリティ誤
り検出回路８の出力２つおよびクロック制御回路５の他
の出力２３はラッチ回路９へ入力され、パラレル出力デ
ータ１０として変換される。
ーマル／テスト信号２はクロック制御回路５へ入力され
、シリアル人力３とクロック制御回路５の１出力２１は
データ部シフトレジスタ４へ入力される。また、データ
シフトレジスタ４の出力２４とシフトクロック１および
ノーマル／テスト信号２は同期入力選択回路１１へ入力
され、さらにその出力２５とクロック制御回路５の一つ
の出力２２は同期部シフトレジスタ６へ入力される。デ
ータ部シフトレジスタ４と同期部シフトレジスタ６の出
力はそれぞれ符号誤り検出回路７およびパリティ誤り検
出回路８へ入力される。また、データ部シフトレジスタ
４の出力と符号誤り検出回路７の出力２８とパリティ誤
り検出回路８の出力２つおよびクロック制御回路５の他
の出力２３はラッチ回路９へ入力され、パラレル出力デ
ータ１０として変換される。
まず、ノーマル動作時の場合、シフトクロック１はクロ
ック制御回路５に入力され、同じくクロック制御回路５
に入力されているノーマル／テスト信号２によって、デ
ータ部シフトレジスタ４および同期部シフトレジスタ６
には入力されたクロックが２１．２２によりそのまま送
られる。また、同期入力選択回路１１ではノーマル／テ
スト信号２によってデータ部シフトレジスタ４の信号２
４が選択される。従って、シリアル人力３はデータ部シ
フトレジスタ４を通り続いて同期部シフトレジスタ６に
送られる。同期部およびデータ部の構成ビット数分入力
された後、符号誤り検出回路７およびパリティ誤り検出
回路８にエラーが検出されなければ、クロック制御回ｉ
￥８５からのクロックに同期してラッチ回路９にデータ
部レジスタ４からのデータが保持され出力データ１０と
して得られる。
ック制御回路５に入力され、同じくクロック制御回路５
に入力されているノーマル／テスト信号２によって、デ
ータ部シフトレジスタ４および同期部シフトレジスタ６
には入力されたクロックが２１．２２によりそのまま送
られる。また、同期入力選択回路１１ではノーマル／テ
スト信号２によってデータ部シフトレジスタ４の信号２
４が選択される。従って、シリアル人力３はデータ部シ
フトレジスタ４を通り続いて同期部シフトレジスタ６に
送られる。同期部およびデータ部の構成ビット数分入力
された後、符号誤り検出回路７およびパリティ誤り検出
回路８にエラーが検出されなければ、クロック制御回ｉ
￥８５からのクロックに同期してラッチ回路９にデータ
部レジスタ４からのデータが保持され出力データ１０と
して得られる。
次に、テスト動作時の場合、クロック制御回路５におけ
るシフトクロック１はデータ部シフトレジスタ４用と同
期部シフトレジスタ６用とがノーマル／テスト信号２に
より独立に制御される。まず、第一番目のデータ列は、
ノーマル動作時と同様に、シフトクロック１が制御され
ることでデータ部シフトレジスタ４および同期部シフト
レジスタ６に取り込まれる。その後、ノーマル／テスト
信号２によりシフトクロック１およびシリアル人力３が
制御される。すなわち、同期部のみの値を変えるときは
同期入力選択回路１１に入力されたシリアル人力３が同
期部シフトレジスタ６に取り込まれ、反対にデータ部の
みの値を変えるときは、データ部シフトレジスタ４にの
みシフトクロック１が入力されてデータが取り込まれる
。このようにして取り込まれたデータ列は、ノーマル動
作時開様に、符号誤り検出回路７およびパリティ誤り検
出回路８にエラーが検出されなければクロック制御回路
５からのクロック２３に同期してラッチ回路９にデータ
部シフトレジスタ４からのデータが保持され出力データ
１０として得られる。
るシフトクロック１はデータ部シフトレジスタ４用と同
期部シフトレジスタ６用とがノーマル／テスト信号２に
より独立に制御される。まず、第一番目のデータ列は、
ノーマル動作時と同様に、シフトクロック１が制御され
ることでデータ部シフトレジスタ４および同期部シフト
レジスタ６に取り込まれる。その後、ノーマル／テスト
信号２によりシフトクロック１およびシリアル人力３が
制御される。すなわち、同期部のみの値を変えるときは
同期入力選択回路１１に入力されたシリアル人力３が同
期部シフトレジスタ６に取り込まれ、反対にデータ部の
みの値を変えるときは、データ部シフトレジスタ４にの
みシフトクロック１が入力されてデータが取り込まれる
。このようにして取り込まれたデータ列は、ノーマル動
作時開様に、符号誤り検出回路７およびパリティ誤り検
出回路８にエラーが検出されなければクロック制御回路
５からのクロック２３に同期してラッチ回路９にデータ
部シフトレジスタ４からのデータが保持され出力データ
１０として得られる。
第２図は第１図に示す直列／並列変換回路のテスト動作
時のタイミング図である。尚、簡単のため同期部は６ビ
ツトおよびデータ部は８ビツトで構成され、データはマ
ンチェスタ■バイフェーズコードおよび同期信号は’１
１１０００Ｊとする。
時のタイミング図である。尚、簡単のため同期部は６ビ
ツトおよびデータ部は８ビツトで構成され、データはマ
ンチェスタ■バイフェーズコードおよび同期信号は’１
１１０００Ｊとする。
第２図に示すように、初めノーマル／テスト信号２をノ
ーマルに設定すると、シリアル人力３はデータ部シフト
レジスタ４および同期部シフトレジスタ６に送られる。
ーマルに設定すると、シリアル人力３はデータ部シフト
レジスタ４および同期部シフトレジスタ６に送られる。
同期信号が同期部シフトレジスタ６にセットされた後は
ノーマル／テスト信号２をデータ部テストに設定する。
ノーマル／テスト信号２をデータ部テストに設定する。
データ部テスト時は、シリアル人力３がデータ部シフト
レジスタ４にのみ取り込まれる。シリアル入力３により
データ部各ビットの設定を任意に変えると、各状態に対
応した符号誤りおよびパリティ誤りの情報がそれぞれ信
号２８．２９により得られる。出力データ１０は同期信
号およびデータ部のマンチェスラ■バイフェーズコード
が正しい時のみ更新される。同様にして、ノーマル／テ
スト信号２が同期部テストに設定された場合はシリアル
人力３が同期部シフトレジスタ６にのみ取り込まれ、異
常な同期信号が入力された場合は信号２８が符号誤りと
して得られるため出力データ１０は更新されない。
レジスタ４にのみ取り込まれる。シリアル入力３により
データ部各ビットの設定を任意に変えると、各状態に対
応した符号誤りおよびパリティ誤りの情報がそれぞれ信
号２８．２９により得られる。出力データ１０は同期信
号およびデータ部のマンチェスラ■バイフェーズコード
が正しい時のみ更新される。同様にして、ノーマル／テ
スト信号２が同期部テストに設定された場合はシリアル
人力３が同期部シフトレジスタ６にのみ取り込まれ、異
常な同期信号が入力された場合は信号２８が符号誤りと
して得られるため出力データ１０は更新されない。
第３図は本発明の第二の実施例および第４図は本発明の
第三の実施例をそれぞれ説明するための直列／並列変換
回路図である。
第三の実施例をそれぞれ説明するための直列／並列変換
回路図である。
第３図は前述した第一の実施例と比較し、符号誤り検出
回路７のみを有する場合であり、また第４図はパリティ
誤り検出回路８のみを有する場合である。これら第二お
よび第三の実施例のそれぞれの動作は前述した第１図に
示す第一の実施例とほぼ同様であり、異なるのは、第３
図ではパリティ誤りがないことが、また第４図では符号
誤りのないことがそれぞれの条件となる点である。
回路７のみを有する場合であり、また第４図はパリティ
誤り検出回路８のみを有する場合である。これら第二お
よび第三の実施例のそれぞれの動作は前述した第１図に
示す第一の実施例とほぼ同様であり、異なるのは、第３
図ではパリティ誤りがないことが、また第４図では符号
誤りのないことがそれぞれの条件となる点である。
以上説明したように、本発明の直列／並列変換回路は、
一連のシフトレジスタを同期部とデータ部とに分け、そ
れぞれに与えるシフトクロック及−び入力信号を別々に
制御することにより、同期信号、データのセットが簡単
にできるので、それらの符号誤り検出回路やパリティ誤
り検出回路の試験が数少ないパターンで実現することが
できるという効果がある。特に、第１図に示す第一の実
施例の場合、データ部のテストのためには、３１パタン
でできているが、同じ試験を従来の回路で実施する場合
は１４パタン×１８で２５２バタン必要であり、約１／
８のバタン長で実現することができる。この誤り検出を
簡略化する点はデータ部または同期部の構成ビット数が
大きいほど顕著である。
一連のシフトレジスタを同期部とデータ部とに分け、そ
れぞれに与えるシフトクロック及−び入力信号を別々に
制御することにより、同期信号、データのセットが簡単
にできるので、それらの符号誤り検出回路やパリティ誤
り検出回路の試験が数少ないパターンで実現することが
できるという効果がある。特に、第１図に示す第一の実
施例の場合、データ部のテストのためには、３１パタン
でできているが、同じ試験を従来の回路で実施する場合
は１４パタン×１８で２５２バタン必要であり、約１／
８のバタン長で実現することができる。この誤り検出を
簡略化する点はデータ部または同期部の構成ビット数が
大きいほど顕著である。
第１図は本発明の第一の実施例を説明するための直列／
並列変換回路のブロック図、第２図は第１図に示す変換
回路のタイミング図、第３図および第４図はそれぞれ本
発明の第二および第三の実施例を説明するための直列／
並列変換回路のブロック図、第５図は従来の一例を説明
するための直列／並列変換回路のブロック図である。 １・・・シフトクロック、２・・・ノーマル／テスト信
号、３・・・シリアル入力、４・・・データ部シフトレ
ジスタ、５・・・クロック制御回路、６・・・同期部シ
フトレジスタ、７・・・符号誤り検出回路、８・・・パ
リティ誤り検出回路、９・・・ラッチ回路、１０・・・
出力データ、１１・・・同期入力選択回路。 ４°−
並列変換回路のブロック図、第２図は第１図に示す変換
回路のタイミング図、第３図および第４図はそれぞれ本
発明の第二および第三の実施例を説明するための直列／
並列変換回路のブロック図、第５図は従来の一例を説明
するための直列／並列変換回路のブロック図である。 １・・・シフトクロック、２・・・ノーマル／テスト信
号、３・・・シリアル入力、４・・・データ部シフトレ
ジスタ、５・・・クロック制御回路、６・・・同期部シ
フトレジスタ、７・・・符号誤り検出回路、８・・・パ
リティ誤り検出回路、９・・・ラッチ回路、１０・・・
出力データ、１１・・・同期入力選択回路。 ４°−
Claims (1)
- 符号誤り検出回路およびパリテイ誤り検出回路の少な
くとも一方を有する直列／並列変換回路において、シリ
アル入力を同期部とデータ部に分けて入力するためのシ
フトクロックを制御するクロック制御回路と、それぞれ
のシリアル入力を記憶する同期部シフトレジスタおよび
データ部シフトレジスタと、前記同期部シフトレジスタ
への入力を選択する同期入力選択回路とを含むことを特
徴とする直列／並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584388A JPH01303935A (ja) | 1988-06-01 | 1988-06-01 | 直列／並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584388A JPH01303935A (ja) | 1988-06-01 | 1988-06-01 | 直列／並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303935A true JPH01303935A (ja) | 1989-12-07 |
Family
ID=15161061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13584388A Pending JPH01303935A (ja) | 1988-06-01 | 1988-06-01 | 直列／並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012095202A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Semiconductor Ltd | 半導体装置 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
-
1988
- 1988-06-01 JP JP13584388A patent/JPH01303935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012095202A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Semiconductor Ltd | 半導体装置 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
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