JPH10290156A - 多段カウンタの試験回路 - Google Patents
多段カウンタの試験回路Info
- Publication number
- JPH10290156A JPH10290156A JP9098659A JP9865997A JPH10290156A JP H10290156 A JPH10290156 A JP H10290156A JP 9098659 A JP9098659 A JP 9098659A JP 9865997 A JP9865997 A JP 9865997A JP H10290156 A JPH10290156 A JP H10290156A
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Abstract
(57)【要約】
【課題】 多段カウンタの試験を効率良く簡単に行う。
【解決手段】 前段カウンタの桁上げ出力ＣＯをオアゲ
ートを夫々介して次段カウンタのイネーブル入力ＥＮへ
供給する。テスト入力Ａに応答してＤＦＦ３をセット
し、各カウンタを強制的に全てイネーブル状態に設定す
る。そして、全てのカウンタに対して同時に初期値
（０）をロードして、クロックＣＫに同期して同時にカ
ウントを開始させる。１６クロック後にカウンタの桁上
げ出力ＣＯＵＴが生じてテストは自動的に終了する。
ートを夫々介して次段カウンタのイネーブル入力ＥＮへ
供給する。テスト入力Ａに応答してＤＦＦ３をセット
し、各カウンタを強制的に全てイネーブル状態に設定す
る。そして、全てのカウンタに対して同時に初期値
（０）をロードして、クロックＣＫに同期して同時にカ
ウントを開始させる。１６クロック後にカウンタの桁上
げ出力ＣＯＵＴが生じてテストは自動的に終了する。
Description
【０００１】
【発明の属する技術分野】本発明は多段カウンタの試験
回路に関し、特に同一クロックにより同期してカウント
動作をなす同期式多段カウンタの試験回路に関するもの
である。
回路に関し、特に同一クロックにより同期してカウント
動作をなす同期式多段カウンタの試験回路に関するもの
である。
【０００２】
【従来の技術】従来のこの種の同期式多段カウンタの試
験回路としては、特開平４−３５１７号公報に開示の回
路がある。図５はこの回路の構成を示している。図５に
おいて、複数のカウンタ１．１〜１．Ｎの多段カウンタ
構成となっており、前段カウンタの桁上げ出力ＣＯが次
段カウンタの桁上げ入力ＣＩへ、夫々オアゲート２．１
〜２．Ｎ−１を介して供給されている。
験回路としては、特開平４−３５１７号公報に開示の回
路がある。図５はこの回路の構成を示している。図５に
おいて、複数のカウンタ１．１〜１．Ｎの多段カウンタ
構成となっており、前段カウンタの桁上げ出力ＣＯが次
段カウンタの桁上げ入力ＣＩへ、夫々オアゲート２．１
〜２．Ｎ−１を介して供給されている。
【０００３】クロック信号は各カウンタのクロック入力
ＣＫへ供給されており、ロード信号が各カウンタのロー
ド入力ＬＤへ供給されている。そして、テスト信号がオ
アゲート２．１〜２．Ｎ−１を介して各段カウンタの桁
上げ入力ＣＩへ供給されている。尚、初段カウンタの桁
上げ入力ＣＩには、ハイレベルが常時印加されている。
ＣＫへ供給されており、ロード信号が各カウンタのロー
ド入力ＬＤへ供給されている。そして、テスト信号がオ
アゲート２．１〜２．Ｎ−１を介して各段カウンタの桁
上げ入力ＣＩへ供給されている。尚、初段カウンタの桁
上げ入力ＣＩには、ハイレベルが常時印加されている。
【０００４】図６は図５の回路の動作を示すタイミング
チャートの例であり、図６のａ〜ｓの各波形は図５の回
路の各部信号ａ〜ｓの波形を夫々対応して示している。
すなわち、ハイレベルのテスト入力を各カウンタの桁上
げ入力ＣＩへ、夫々オアゲートを介して供給することに
より、強制的に各カウンタをイネーブル状態として、同
時に全てのカウンタをカウント動作せしめて、少ないク
ロック数（この例では、１６クロック）で多段カウンタ
の試験を行うようになっている。
チャートの例であり、図６のａ〜ｓの各波形は図５の回
路の各部信号ａ〜ｓの波形を夫々対応して示している。
すなわち、ハイレベルのテスト入力を各カウンタの桁上
げ入力ＣＩへ、夫々オアゲートを介して供給することに
より、強制的に各カウンタをイネーブル状態として、同
時に全てのカウンタをカウント動作せしめて、少ないク
ロック数（この例では、１６クロック）で多段カウンタ
の試験を行うようになっている。
【０００５】
【発明が解決しようとする課題】かかる従来の回路で
は、各カウンタ１．１〜１．Ｎの初期値であるロード値
をどのように設定するか明記されておらず、よって初期
値が不明確であり、またテスト入力により制御を行う前
の任意の時間では、各カウンタの値が同一でないため
に、各カウンタの値により夫々テスト入力での強制イネ
ーブル入力タイミングが定まらず、よって各カウンタの
カウント値を同一にするようにテスト入力を工夫する必
要があり、効率が悪く繁雑である。
は、各カウンタ１．１〜１．Ｎの初期値であるロード値
をどのように設定するか明記されておらず、よって初期
値が不明確であり、またテスト入力により制御を行う前
の任意の時間では、各カウンタの値が同一でないため
に、各カウンタの値により夫々テスト入力での強制イネ
ーブル入力タイミングが定まらず、よって各カウンタの
カウント値を同一にするようにテスト入力を工夫する必
要があり、効率が悪く繁雑である。
【０００６】本発明の目的は、簡単な構成で多段カウン
タの試験を効率良く行うことが可能な多段カウンタの試
験回路を提供することである。
タの試験を効率良く行うことが可能な多段カウンタの試
験回路を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、前段カ
ウンタの桁上げ出力が次段カウンタのイネーブル入力と
された複数段カウンタの試験をなす多段カウンタの試験
回路であって、試験の開始を指示する第１のテスト入力
に応答して、各段カウンタのイネーブル入力をイネーブ
ル化するイネーブル化手段と、前記第１のテスト入力に
応答して前記カウンタの各々に初期値を同時にロードす
るロード手段とを含むことを特徴とする多段カウンタの
試験回路が得られる。
ウンタの桁上げ出力が次段カウンタのイネーブル入力と
された複数段カウンタの試験をなす多段カウンタの試験
回路であって、試験の開始を指示する第１のテスト入力
に応答して、各段カウンタのイネーブル入力をイネーブ
ル化するイネーブル化手段と、前記第１のテスト入力に
応答して前記カウンタの各々に初期値を同時にロードす
るロード手段とを含むことを特徴とする多段カウンタの
試験回路が得られる。
【０００８】そして、最終段のカウンタの桁上げ出力の
発生に応答して前記イネーブル化手段のイネーブル化を
終了せしめるようにしたことを特徴としている。
発生に応答して前記イネーブル化手段のイネーブル化を
終了せしめるようにしたことを特徴としている。
【０００９】また、前記第１のテスト入力に続く第２の
テスト入力に応答して前記イネーブル化手段のイネーブ
ル化を停止制御する手段を更に含み、前記多段カウタの
順次桁上げ動作をなすようにしたことを特徴としてい
る。
テスト入力に応答して前記イネーブル化手段のイネーブ
ル化を停止制御する手段を更に含み、前記多段カウタの
順次桁上げ動作をなすようにしたことを特徴としてい
る。
【００１０】更にはまた、前記ロード手段は、前記多段
カウンタの各カウンタに対して夫々異なる初期値をロー
ドするよう構成されていることを特徴としている。
カウンタの各カウンタに対して夫々異なる初期値をロー
ドするよう構成されていることを特徴としている。
【００１１】本発明の作用を述べる。テスト入力に応答
して初期値を、複数のカウンタに同時にロード可能と
し、またこれ等初期値を同一値に設定したり、必要に応
じて夫々所望の値に設定可能として、効率良く簡単に多
段カウンタの試験を行うようにしている。
して初期値を、複数のカウンタに同時にロード可能と
し、またこれ等初期値を同一値に設定したり、必要に応
じて夫々所望の値に設定可能として、効率良く簡単に多
段カウンタの試験を行うようにしている。
【００１２】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例につき説明する。
実施例につき説明する。
【００１３】図１は本発明の一実施例の回路図であり、
図５と同等部分は同一符号により示している。初段カウ
ンタ１．１を除く前段カウンタの桁上げ出力ＣＯはオア
ゲート２．１〜２．Ｎ−１を夫々介して次段カウンタの
イネーブル入力ＥＮへ供給されている。これ等各カウン
タ１．１〜１．Ｎはデコード部５からの初期ロード値が
供給可能であり、テスト入力、ロード入力及び最終段カ
ウンタの桁上げ出力ＣＯＵＴを３入力とするオアゲート
４の出力がこれ等各カウンタのロード入力ＬＤへ供給さ
れており、よって当該ゲート４の出力に応答して各カウ
ンタ１．１〜１．Ｎには同時にロード値がセットされ
る。
図５と同等部分は同一符号により示している。初段カウ
ンタ１．１を除く前段カウンタの桁上げ出力ＣＯはオア
ゲート２．１〜２．Ｎ−１を夫々介して次段カウンタの
イネーブル入力ＥＮへ供給されている。これ等各カウン
タ１．１〜１．Ｎはデコード部５からの初期ロード値が
供給可能であり、テスト入力、ロード入力及び最終段カ
ウンタの桁上げ出力ＣＯＵＴを３入力とするオアゲート
４の出力がこれ等各カウンタのロード入力ＬＤへ供給さ
れており、よって当該ゲート４の出力に応答して各カウ
ンタ１．１〜１．Ｎには同時にロード値がセットされ
る。
【００１４】テスト入力Ａはオアゲート４の一入力とな
ると共に、ＤＦＦ（Ｄタイプフリップフロップ）３のク
ロック入力（Ｃ）となり、更にはインバータ６を介して
デコード部５のアンドゲート５１の一入力ともなってい
る。尚、このアンドゲート５１の他入力にはロード値が
供給されているものとする。また、ＤＦＦ３のリセット
入力Ｒには最終段カウンタ１．Ｎの桁上げ出力ＣＯＵＴ
が印加されている。
ると共に、ＤＦＦ（Ｄタイプフリップフロップ）３のク
ロック入力（Ｃ）となり、更にはインバータ６を介して
デコード部５のアンドゲート５１の一入力ともなってい
る。尚、このアンドゲート５１の他入力にはロード値が
供給されているものとする。また、ＤＦＦ３のリセット
入力Ｒには最終段カウンタ１．Ｎの桁上げ出力ＣＯＵＴ
が印加されている。
【００１５】ＤＦＦ３のデータ入力（Ｄ）にはハイレベ
ルが固定的に印加されており、そのデータ出力（Ｑ）は
アンドゲート８の一入力となっている。このアンドゲー
ト８の他入力にはテスト入力Ｂのインバータ７による反
転出力が供給されている。尚、クロック信号ＣＫが各カ
ウンタ１．１〜１．Ｎのクロック入力ＣＫへ供給されて
いることは勿論である。
ルが固定的に印加されており、そのデータ出力（Ｑ）は
アンドゲート８の一入力となっている。このアンドゲー
ト８の他入力にはテスト入力Ｂのインバータ７による反
転出力が供給されている。尚、クロック信号ＣＫが各カ
ウンタ１．１〜１．Ｎのクロック入力ＣＫへ供給されて
いることは勿論である。
【００１６】図２は図１の回路の動作を示すタイミング
チャートであり、図１，２を参照しつつ本発明の実施例
の動作を説明する。先ず、テスト入力Ａが供給される
（ハイレベルになる）と、これに応答してＤＦＦ３がセ
ットされてそのＱ出力がハイレベルに維持される。よっ
て、全てのカウンタはイネーブル化されることになる。
同時に、デコード部５のアンドゲート５１の出力はロー
レベルになるので、全てのカウンタには初期値として
“０hex ”（hex は１６進数を示す）がロードされる。
チャートであり、図１，２を参照しつつ本発明の実施例
の動作を説明する。先ず、テスト入力Ａが供給される
（ハイレベルになる）と、これに応答してＤＦＦ３がセ
ットされてそのＱ出力がハイレベルに維持される。よっ
て、全てのカウンタはイネーブル化されることになる。
同時に、デコード部５のアンドゲート５１の出力はロー
レベルになるので、全てのカウンタには初期値として
“０hex ”（hex は１６進数を示す）がロードされる。
【００１７】この状態から全てのカウンタは同時にクロ
ック信号ＣＫに同期してカウント動作を開始する。各カ
ウンタが１６進のものであれば、１６クロック後に各カ
ウンタから桁上げ出力ＣＯが出力されることになる。最
終段カウンタ１．Ｎの桁上げ出力ＣＯＵＴはＤＦＦ３の
リセット入力Ｒとなっているので、当該桁上げ出力の発
生に応答して、ＤＦＦ３がリセットされアンドゲート８
の出力がローレベルにリセットされる。これにより、テ
スト終了となる。
ック信号ＣＫに同期してカウント動作を開始する。各カ
ウンタが１６進のものであれば、１６クロック後に各カ
ウンタから桁上げ出力ＣＯが出力されることになる。最
終段カウンタ１．Ｎの桁上げ出力ＣＯＵＴはＤＦＦ３の
リセット入力Ｒとなっているので、当該桁上げ出力の発
生に応答して、ＤＦＦ３がリセットされアンドゲート８
の出力がローレベルにリセットされる。これにより、テ
スト終了となる。
【００１８】このように、全てのカウンタに対してテス
ト入力Ａに応答して同時にテスト用の初期値がロードさ
れるので、任意のときにテストが可能となるのである。
ト入力Ａに応答して同時にテスト用の初期値がロードさ
れるので、任意のときにテストが可能となるのである。
【００１９】前述のテスト入力Ａの他に第２のテスト入
力Ｂを使用した場合について述べる。テスト入力Ａに続
いて第２のテスト入力Ｂをハイレベルにするとする。第
１のテスト入力Ａにより、上記した様に、ＤＦＦ３がセ
ットされてアンドゲート８の出力がハイレベルとなって
全てのカウンタがイネーブル状態になるが、続く第２の
テスト入力Ｂのハイレベルに応答して、インバータ７の
出力により、アンドゲート８の出力はローレベルに強制
的に変化する。よって、初段を除く全てのカウンタは強
制的イネーブルが解除されて、通常の状態に復帰する。
力Ｂを使用した場合について述べる。テスト入力Ａに続
いて第２のテスト入力Ｂをハイレベルにするとする。第
１のテスト入力Ａにより、上記した様に、ＤＦＦ３がセ
ットされてアンドゲート８の出力がハイレベルとなって
全てのカウンタがイネーブル状態になるが、続く第２の
テスト入力Ｂのハイレベルに応答して、インバータ７の
出力により、アンドゲート８の出力はローレベルに強制
的に変化する。よって、初段を除く全てのカウンタは強
制的イネーブルが解除されて、通常の状態に復帰する。
【００２０】よって、初段カウンタ１．１から順次クロ
ック信号ＣＫに同期してカウント動作が開始され、１６
クロック後に桁上げ出力ＣＯがオアゲート２．１を介し
て次段カウンタ１．２へ伝達される。この動作が順次次
段へ繰返し伝達されて、桁上げテストが順次行えるもの
である。
ック信号ＣＫに同期してカウント動作が開始され、１６
クロック後に桁上げ出力ＣＯがオアゲート２．１を介し
て次段カウンタ１．２へ伝達される。この動作が順次次
段へ繰返し伝達されて、桁上げテストが順次行えるもの
である。
【００２１】上記実施例では、各カウンタへのロード値
を全て“０hex ”にしたが、それ以外の値である、例え
ば“Ｆhex ”にすると、図３のタイミングチャートに示
す如く、テスト入力Ａのハイレベルに応答して１クロッ
ク後に直ちに桁上げ出力ＣＯＵＴが得られ、テストの簡
易化及び短時間化が図れる。
を全て“０hex ”にしたが、それ以外の値である、例え
ば“Ｆhex ”にすると、図３のタイミングチャートに示
す如く、テスト入力Ａのハイレベルに応答して１クロッ
ク後に直ちに桁上げ出力ＣＯＵＴが得られ、テストの簡
易化及び短時間化が図れる。
【００２２】図４は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示している。図４
においては、カウンタに対して異なるロード値をセット
する場合の例であり、デコード部５において、第１のロ
ード値Ａの他に、他のテストロード値Ｃ〜Ｘの一つをテ
スト入力Ｃ〜Ｘに夫々対応して選択可能なセレクタ５２
を設けている。
り、図１と同等部分は同一符号により示している。図４
においては、カウンタに対して異なるロード値をセット
する場合の例であり、デコード部５において、第１のロ
ード値Ａの他に、他のテストロード値Ｃ〜Ｘの一つをテ
スト入力Ｃ〜Ｘに夫々対応して選択可能なセレクタ５２
を設けている。
【００２３】すなわち、第１のテスト入力Ａをハイレベ
ルとすると同時に、他のテスト入力Ｃ〜Ｘの一つを選択
的にハイレベルとすることで、その選択的にハイレベル
とされたテスト入力に対応したロード値が選択されて各
カウンタへ同時にセット可能となる。尚、本例において
は、テスト入力Ａのみをハイレベルにした場合には、セ
レクタ５２は第１のロード値Ａを選択するものとする。
ルとすると同時に、他のテスト入力Ｃ〜Ｘの一つを選択
的にハイレベルとすることで、その選択的にハイレベル
とされたテスト入力に対応したロード値が選択されて各
カウンタへ同時にセット可能となる。尚、本例において
は、テスト入力Ａのみをハイレベルにした場合には、セ
レクタ５２は第１のロード値Ａを選択するものとする。
【００２４】先の図１の実施例において、各カウンタの
ロード値を夫々異なるものとする場合には、アンドゲー
ト５１の出力（図では４ビット構成としている）の各ビ
ットを、オアゲートやアンドゲート等のゲートを使用し
て必要な値を生成する様にすれば良いものである。
ロード値を夫々異なるものとする場合には、アンドゲー
ト５１の出力（図では４ビット構成としている）の各ビ
ットを、オアゲートやアンドゲート等のゲートを使用し
て必要な値を生成する様にすれば良いものである。
【００２５】
【発明の効果】以上述べた如く、本発明によれば、テス
ト時には全てのカウンタに同時にロード値を設定する様
にしたので、任意の時間から容易にテストが行えること
になり、テストの効率化が図れるという効果がある。
ト時には全てのカウンタに同時にロード値を設定する様
にしたので、任意の時間から容易にテストが行えること
になり、テストの効率化が図れるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作例を示すタイミングチャード
である。
である。
【図３】図１の回路の動作の他の例を示すタイミングチ
ャードである。
ャードである。
【図４】本発明の他の実施例の回路図である。
【図５】従来の多段カウンタの試験回路を示す図であ
る。
る。
【図６】図５の回路の動作を示すタイミングチャードで
ある。
ある。
１．１〜１．Ｎ カウンタ ２．１〜２．Ｎ−１，４ オアゲート ３ ＤＦＦ ５ デコード部 ６，７ インバータ ８ アンドゲート
Claims (4)
- 【請求項１】 前段カウンタの桁上げ出力が次段カウン
タのイネーブル入力とされた複数段カウンタの試験をな
す多段カウンタの試験回路であって、試験の開始を指示
する第１のテスト入力に応答して、各段カウンタのイネ
ーブル入力をイネーブル化するイネーブル化手段と、前
記第１のテスト入力に応答して前記カウンタの各々に初
期値を同時にロードするロード手段とを含むことを特徴
とする多段カウンタの試験回路。 - 【請求項２】 最終段のカウンタの桁上げ出力の発生に
応答して前記イネーブル化手段のイネーブル化を終了せ
しめるようにしたことを特徴とする請求項１記載の多段
カウンタの試験回路。 - 【請求項３】 前記第１のテスト入力に続く第２のテス
ト入力に応答して前記イネーブル化手段のイネーブル化
を停止制御する手段を更に含み、前記多段カウタの順次
桁上げ動作をなすようにしたことを特徴とする請求項１
記載の多段カウンタの試験回路。 - 【請求項４】 前記ロード手段は、前記多段カウンタの
各カウンタに対して夫々異なる初期値をロードするよう
構成されていることを特徴とする請求項１〜３いずれか
記載の多段カウンタの試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9098659A JPH10290156A (ja) | 1997-04-16 | 1997-04-16 | 多段カウンタの試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9098659A JPH10290156A (ja) | 1997-04-16 | 1997-04-16 | 多段カウンタの試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10290156A true JPH10290156A (ja) | 1998-10-27 |
Family
ID=14225652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9098659A Withdrawn JPH10290156A (ja) | 1997-04-16 | 1997-04-16 | 多段カウンタの試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10290156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
-
1997
- 1997-04-16 JP JP9098659A patent/JPH10290156A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |