JPH1013216A - 計数装置 - Google Patents

Abstract

(57)【要約】 【課題】 桁上げ信号（キャリー信号）を生成するゲー
ト回路の積項を減少すること。 【解決手段】 ｎビットの入力データ信号を所定のホー
ルド信号の入力の有無に応じてカウントすると共に当該
カウント結果を出力する複数のカウンタ１，５，１１，
１７と、このカウンタの出力に基づいて桁上げ信号を出
力する複数のゲート部２，６，１２，２２と、初段以降
の各カウンタ３…にそれぞれ併設され前段のカウンタの
ゲート部２，６，１２から出力される桁上げ信号に基づ
いて後段のカウンタ３，１１，１７にホールド信号を出
力する桁上げ制御部７，１３，２１とを備えている。し
かも、複数の桁上げ制御部７，１３，２１の内の一部の
桁上げ制御部１３が、前々段以前のカウンタの桁上げ信
号を保持する保持機能１３Ａと、この保持機能１３Ａに
よって保持された前々段の桁上げ信号を後段の桁上げ制
御部２１に出力する前々段桁上げ信号出力機能１３Ｂと
を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計数装置に特に、
ＰＬＤなどの書き換え可能なゲート回路デバイスを用い
た計数装置に関する。

【０００２】

【従来の技術】従来の計数装置としては、例えば、各段
のフリップフロップを同時に動作させる同期計数回路が
ある。このような同期計数回路では、入力データ信号は
全ての段に共通に印可される。そして、後段のフリップ
フロップは前段の桁上げ信号（キャリー信号）の入力に
応じて動作する。また、同期計数回路は、ＰＬＡ（Prog
rammable Logic Array）により実現することができる。

【０００３】図３は通常のゲートアレイ等で回路を構成
する場合のインクリメントカウンタの一例である。多ビ
ットのカウンタの場合、たとえば１６ビットカウンタの
場合、桁上げを示すキャリー信号を作成するゲート回路
の積項の数は１６になり、Ｎビットの場合Ｎ個になる。

【０００４】

【発明が解決しようとする課題】第１の問題点は、カウ
ンタを構成する場合、ＰＬＡなどの積項の数に制限のあ
るデバイスの場合、ビット数が増加すると桁上げ信号で
あるキャリー信号を生成するゲート回路の積項が増加
し、そのままでは回路が構成できない、という不都合が
ある。

【０００５】第２の問題点は、カウンタのビット数が増
加すると桁上げ信号であるキャリー信号を構成するゲー
ト回路のゲート遅延時間が長くなり高速な回路に向かな
いという問題点がある。

【０００６】

【発明の目的】本発明は、桁上げ信号（キャリー信号）
を生成するゲート回路の積項を減少することのできる計
数装置を提供することを、その目的とする。

【０００７】

【課題を解決するための手段】そこで、本発明では、ｎ
ビットの入力データ信号を所定のホールド信号の入力の
有無に応じてカウントすると共に当該カウント結果を出
力する複数のカウンタと、このカウンタの出力に基づい
て桁上げ信号を出力する複数のゲート部と、初段以降の
各カウンタにそれぞれ併設され前段のカウンタのゲート
部から出力される桁上げ信号に基づいて後段のカウンタ
にホールド信号を出力する桁上げ制御部とを備えてい
る。しかも、複数の桁上げ制御部の内の一部の桁上げ制
御部が、前々段以前のカウンタの桁上げ信号を保持する
保持機能と、この保持機能によって保持された前々段の
桁上げ信号を後段の桁上げ制御部に出力する前々段桁上
げ信号出力機能とを備えた、という構成を採っている。
これにより前述した目的を達成しようとするものであ
る。

【０００８】すなわち、本発明は、前々段以前のキャリ
ー信号（桁上げ信号）を遅延回路により延長させ又は遅
延させることで、ゲート回路への入力数を減少させ、Ｐ
ＬＡの積項数の制限の枠の中で多数ビットのカウンタを
構成するものである。

【０００９】

【発明の実施の形態】次に本発明の一実施形態について
図面を参照して詳細に説明する。図１は本実施形態によ
る計数装置の構成を示す概略ブロック図である。図１に
示すように、計数装置は、ｎビットの入力データ信号を
所定のホールド信号の入力の有無に応じてカウントする
と共に当該カウント結果を出力する複数のカウンタ１，
５，１１，１７と、このカウンタ１，５，１１，１７の
出力に基づいて桁上げ信号を出力する複数のゲート部
２，６，１２，２２と、初段以降の各カウンタ３，１
１，１７にそれぞれ併設され前段のカウンタのゲート部
２，６，１２から出力される桁上げ信号に基づいて後段
のカウンタ３，１１，１７にホールド信号を出力する桁
上げ制御部７，１３，２１とを備えている。

【００１０】しかも、複数の桁上げ制御部７，１３，２
１の内の一部の桁上げ制御部１３が、前々段以前のカウ
ンタの桁上げ信号を保持する保持機能１３Ａと、この保
持機能１３Ａによって保持された前々段の桁上げ信号を
後段の桁上げ制御部２１に出力する前々段桁上げ信号出
力機能１３Ｂとを備えている。ここで、桁上げ制御部
７，１３，２１は、実際には、複数の遅延回路とゲート
回路とにより構成している。

【００１１】この図１に示す構成では、第４段へのキャ
リー信号の入力には、前段と前々段のキャリー信号につ
いては通常に入力され、初段のキャリー信号については
第３段の桁上げ制御部１３により一時保持され、入力さ
れる。積項数を少なくすることができ、このため、積項
数に制限のあるＰＬＡであっても従来実現していた以上
の大規模なカウンタ装置を実現することができる。

【００１２】キャリー信号を遅延させることに伴い、カ
ウンタの構成に応じて、他の部分にも種々の遅延を生じ
させる必要がある。図２は、４ビットのインクリメント
カウンタを４つ接続した場合の本発明の実施例を示す回
路図である。

【００１３】図２に示す例では、複数のカウンタの内初
段のカウンタ１に併設されたゲート部２が、当該カウン
タ１による桁上げの直前値までカウントしたときに桁上
げ信号を出力する直前値桁上げ信号出力機能を備えてい
る。さらに、初段のカウンタ１に併設された第２段のカ
ウンタ５に、直前値桁上げ信号出力機能によって出力さ
れた桁上げ信号を遅延させる第１の遅延回路４を併設し
た。

【００１４】具体的には、通常４ビットであれば４入力
の論理積によりキャリー信号を出力するが、ここでは、
否定ゲート２ａを設けることで、桁上げの直前値でのキ
ャリー信号の出力を行う。さらに、第１の遅延回路４に
より、このキャリー信号を１クロック分遅延させ、第１
のカウンタ１が最後までカウントした状態となり、この
遅延させた信号をインアクティブなホールド信号として
出力する。

【００１５】ホールド信号がインアクティブとなると、
第２の４ビットカウンタが１カウントアップする。この
ように後段の桁上げ制御部１３（フリップフロップ１
０）で保持されるキャリー信号を１クロック分早めてお
くことで、キャリー信号をフリップフロップでラッチす
ることによるキャリー信号を生成する積項の減少を良好
に行うことができる。

【００１６】また、本実施例による計数装置は、４ビッ
トの初期入力データ及び所定のホールド信号の入力に応
じて４ビットのカウント結果を出力する第１から第４の
４ビットカウンタ回路１，５，１１，１７をそれぞれ有
する第１から第４の回路ブロック２３，２４，２５，２
６を備えている。また、入力データはデータロード信号
ｂにより許可されたときにカウンタ回路１，５，１１，
１７によってロードされる。ホールド信号ｃ，ｆ，ｉ，
ｌは、アクティブの間カウントアップを禁止するもので
あり、全ての前段のキャリー信号の論理積が出力された
ときにインアクティブとなる。このため全ての前段のキ
ャリー信号が出力されたときに直後の後段のカウンタが
カウントアップする。

【００１７】さらに、各回路ブロックは、必要に応じ
て、遅延回路としてＤ型フリップフロップを備えてい
る。この第１から第４の回路ブロックにより、１６ビッ
トのインクリメントカウンタを構成する。また、一定の
構成を付加することにより、可逆カウンタとすることも
できる。

【００１８】第１の回路ブロック２３は、第１の４ビッ
トカウンタ回路１の出力がＥｈのときに桁上げ信号を出
力する第１のゲート回路２を備えている。

【００１９】第２の回路ブロックは、第１のゲート回路
２の出力を遅延させると共に当該遅延信号をインアクテ
ィブなホールド信号ｆとして第２の４ビットカウンタ回
路５に入力する第１の遅延回路４と、第２の４ビットカ
ウンタ回路５の出力がＦｈのときに桁上げ信号ｇを出力
する第２のゲート回路６とを備えている。

【００２０】第３の回路ブロック２５は、第２のゲート
回路６の出力を遅延させる第２の遅延回路８と、第１の
ゲート回路２から出力された桁上げ信号ｄと第２の遅延
回路８から出力された遅延信号の論理積を出力する第３
のゲート回路９と、この第３のゲート回路９から出力さ
れた信号を遅延させると共に当該遅延信号をインアクテ
ィブなホールド信号として第３の４ビットカウンタ回路
１１に出力する第３の遅延回路１０と、第３の４ビット
カウンタ回路１１の出力がＦｈのときに桁上げ信号を出
力する第３のゲート回路１２とを備えている。

【００２１】第４の回路ブロック２６は、第４のゲート
回路１２から出力された桁上げ信号を遅延させる第４の
遅延回路１４と、この第４の遅延回路１４によって出力
される遅延信号と第３の遅延回路１０によって出力され
るホールド信号との論理積を出力する第５のゲート回路
１５と、この第５のゲート回路１５によって出力された
信号を遅延させると共に当該遅延信号をホールド信号と
して第４の４ビットカウンタ回路１７に出力する第５の
遅延回路１６とを備えている。

【００２２】さらに、第４の回路ブロックは、第４の４
ビットカウンタ回路１７の出力がＦｈのときに桁上げ信
号を出力する第６のゲート回路１８と、このゲート回路
１８によって出力された信号を遅延させる第６の遅延回
路１９と、この第６の遅延回路１９から出力された信号
と第５のゲート回路１５から出力された信号との論理積
を本計数装置の桁上げ信号として外部出力する第７のゲ
ート回路２０とを備えている。

【００２３】次に、この動作を説明する。

【００２４】まず最下位４ビット（ｂｉｔ０〜ｂｉｔ
３）の４ビット入力データ信号ａとデータロード信号ｂ
が４ビットカウンタ回路１に入力される。この４ビット
入力データ信号ａは、データロード信号がアクティブの
ときにロードされる。ロードされると、ホールド信号ｃ
がインアクティブのときに、カウンタ回路１はカウント
値をインクリメントしてその結果を４ビット幅で出力す
る。ロードしても、ホールド信号がアクティブのときは
カウントアップしない。この４ビットカウンタ１の出力
はゲート回路２に入力され、値がＥｈのときキャリー信
号ｄを出力する。この値Ｅｈは、カウンタ１が桁上げす
る直前の値である。従って、このキャリー信号ｄは１ク
ロック分早く出力される。

【００２５】次にキャリー信号ｄはフリップフロップ回
路４に入力され、１システムクロックの時間遅延した信
号としてインアクティブなホールド１信号ｆを出力す
る。初期データｂｉｔ４からｂｉｔ７に相当する４ビッ
ト入力データ信号ｅとホールド信号ｆとデータロード信
号ｂが入力されると、４ビットカウンタ回路５は、４ビ
ットのカウント値を出力し、それはゲート回路６に入力
される。ゲート回路６は、この値がＦｈに至るとキャリ
ー信号ｇを出力する。

【００２６】第２の回路ブロック２４の出力であるキャ
リー信号ｄはゲート回路９に入力される。また回路ブロ
ック７の出力であるキャリー信号ｇはフリップフロップ
回路８に入力される。フリップフロップ回路８の出力は
ゲート回路９のもう一方の入力に入力され、ゲート回路
９は、入力の論理積をとった値を出力する。

【００２７】ゲート回路９の出力はフリップフロップ回
路１０に入力される。フリップフロップ回路１０は出力
としてホールド信号ｉを出力する。次に初期データｂｉ
ｔ８から１１に相当する４ビット入力データ信号ｈとホ
ールド信号ｉとデータロード信号ｂは４ビットカウンタ
回路１１に入力される。この出力はゲート回路１２に入
力され値がＦｈのときにキャリー信号ｊを出力する。

【００２８】回路ブロック１３の出力であるキャリー信
号ｊはフリップフロップ回路１４に入力される。ホール
ド信号ｉはゲート回路１５に入力される。フリップフロ
ップ回路１４の出力はゲート回路１５のもう一方の入力
に入力される。ゲート回路１５は入力の論理積を出力す
る。この出力は、フリップフロップ回路１６に入力され
出力としてホールド信号１を出力する。次に初期データ
ｂｉｔ１２からｂｉｔ１６に相当する４ビット入力デー
タ信号ｋと前期ホールド信号１とデータロード信号ｂは
４ビットカウンタ回路１７に入力される。この出力はゲ
ート回路１８に入力される。

【００２９】ゲート回路１８は入力される値がＦｈのと
きにキャリー信号ｍを出力する。キャリー信号ｍはフリ
ップフロップ回路１９に入力され、１システムクロック
分遅延した信号を出力し、この信号はゲート回路２０に
入力される。ゲート回路２０のもう一方の入力には前期
ホールド信号１が入力され、入力の論理積をとった信号
をキャリー信号ｎとして出力する。この組み合わせを回
路ブロック２１とする。

【００３０】本回路において、従来の回路では各４ビッ
トカウンタ回路のホールド信号として入力される信号
は、下位のビットの積が入力されるために、４Ｎビット
のカンウタにおいては、図１のキャリー信号ｎに相当す
る信号は４Ｎ個の積項のゲート回路で構成されることに
なる。

【００３１】しかしＰＬＤなどのデバイスでは積項の数
に制限のあるものがあり、こういうデバイスでは４Ｎビ
ットのカウンタを構成する場合にＮの値に上限がある。
また従来の回路は４ビットカウンタの組み合わせで作る
場合に、キャリー信号を作成するゲート回路が多段接続
になるため、速度が重視される回路において回路の段数
が多くなり、期待される速度での動作ができなくなる。
そこで、図２における本発明の回路では全段の４ビット
カウンタのキャリー信号をフリップフロップでクロッキ
ングすることにより、ゲート回路の段数を１段にするこ
とができ、また積項の数を４以下に押さえることができ
るので、以上述べた従来の回路の問題点を解決できる。

【００３２】

【発明の効果】本発明は上述のように構成され機能する
ので、これによると、前々段以前のキャリー信号（桁上
げ信号）を遅延回路により延長させ又は遅延させること
で、後段へのキャリー信号の入力数を減少させることが
できるため、ＰＬＡの積項数の制限の枠の中で多数ビッ
トのカウンタを構成することができ、また動作周波数の
速いためにゲート回路の段数に制限がある回路におい
て、その制限内で回路を構成することができる従来にな
い優れた計数装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示す概略ブロック
図である。

【図２】本発明の一実施例の構成を示すブロック図であ
る。

【図３】従来のカウンタの構成例を示すブロック図であ
る。

【符号の説明】

１，５，１１，１７ 第１乃至第４の４ビットカウンタ
（カウンタ） ２，６，９，１２，１５，１８，２０ 第１乃至第７の
ゲート回路（ゲート部） ４，８，１０，１４，１６ 第１乃至第５の遅延回路
（フリップフロップ回路） ７，１３，２１ 桁上げ制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ｎビットの入力データ信号を所定のホー
   ルド信号の入力の有無に応じてカウントすると共に当該
   カウント結果を出力する複数のカウンタと、このカウン
   タの出力に基づいて桁上げ信号を出力する複数のゲート
   部と、初段以降の各カウンタにそれぞれ併設され前段の
   カウンタのゲート部から出力される桁上げ信号に基づい
   て後段のカウンタに前記ホールド信号を出力する桁上げ
   制御部とを備えた計数装置において、 前記複数の桁上げ制御部の内の一部の桁上げ制御部が、
   前々段以前のカウンタの桁上げ信号を保持する保持機能
   と、この保持機能によって保持された前々段の桁上げ信
   号を後段の桁上げ制御部に出力する前々段桁上げ信号出
   力機能とを備えたことを特徴とする計数装置。
2. 【請求項２】 前記複数のカウンタの内初段のカウンタ
   に併設されたゲート部が、当該カウンタによる桁上げの
   直前値までカウントしたときに前記桁上げ信号を出力す
   る直前値桁上げ信号出力機能を備え、 前記初段のカウンタに併設された第２段のカウンタに、
   前記直前値桁上げ信号出力機能によって出力された桁上
   げ信号を遅延させる第１の遅延回路を併設したことを特
   徴とする請求項１記載の計数装置。
3. 【請求項３】 ４ビットの初期入力データ及び所定のホ
   ールド信号の入力に応じて４ビットのカウント結果を出
   力する第１から第４の４ビットカウンタ回路をそれぞれ
   有する第１から第４の回路ブロックを備えた計数装置に
   おいて、 前記第１の回路ブロックが、前記第１の４ビットカウン
   タ回路の出力がＥｈのときに桁上げ信号を出力する第１
   のゲート回路を備え、 前記第２の回路ブロックが、前記第１のゲート回路の出
   力を遅延させると共に当該遅延信号をホールド信号とし
   て前記第２の４ビットカウンタ回路に入力する第１の遅
   延回路と、前記第２の４ビットカウンタ回路の出力がＦ
   ｈのときに桁上げ信号を出力する第２のゲート回路とを
   備え、 前記第３の回路ブロックが、前記第２のゲート回路の出
   力を遅延させる第２の遅延回路と、前記第１のゲート回
   路から出力された桁上げ信号と前記第２の遅延回路から
   出力された遅延信号の論理積を出力する第３のゲート回
   路と、この第３のゲート回路から出力された信号を遅延
   させると共に当該遅延信号をホールド信号として前記第
   ３の４ビットカウンタ回路に出力する第３の遅延回路
   と、前記第３の４ビットカウンタ回路の出力がＦｈのと
   きに桁上げ信号を出力する第４のゲート回路とを備え、 前記第４の回路ブロックが、前記第４のゲート回路から
   出力された桁上げ信号を遅延させる第４の遅延回路と、
   この第４の遅延回路によって出力される遅延信号と前記
   第３の遅延回路によって出力されるホールド信号との論
   理積を出力する第５のゲート回路と、この第５のゲート
   回路によって出力された信号を遅延させると共に当該遅
   延信号をホールド信号として前記第４の４ビットカウン
   タ回路に出力する第５の遅延回路と、前記第４の４ビッ
   トカウンタ回路の出力がＦｈのときに桁上げ信号を出力
   する第６のゲート回路と、この第６のゲート回路によっ
   て出力された信号を遅延させる第６の遅延回路と、この
   第６の遅延回路から出力された信号と前記第５のゲート
   回路から出力された信号との論理積を桁上げ信号として
   外部出力する第７のゲート回路とを備えたこと特徴とす
   る計数装置。