JPH083514B2

JPH083514B2 - カウンタ・テスト装置

Info

Publication number: JPH083514B2
Application number: JP62251047A
Authority: JP
Inventors: 伸彦野間
Original assignee: 松下電送株式会社
Priority date: 1987-10-05
Filing date: 1987-10-05
Publication date: 1996-01-17
Anticipated expiration: 2011-01-17
Also published as: JPH0192673A

Description

【発明の詳細な説明】産業上の利用分野本発明は、カウンタのテストを行うためのカウンタ・
テスト装置に関し、さらに詳細には、複数のカウンタ・
ユニットをカスケード接続し、各カウンタ・ユニットに
対するプリセット・データをラッチ回路群に外部より設
定するようにした同期式カウンタのテストを行うための
カウンタ・テスト装置に関する。

従来の技術この種の同期式カウンタは、第２図に示すように、１
ビットのカウンタ・ユニット１をｎ個、カスケード接続
し、それらに対するプリセット・データをｎ個のラッチ
回路２に設定するようになっている。なお、ここではダ
ウンカウンタを例にして説明する。

各段のカウンタ・ユニット１のキャリー出力端子Co
は、次段のカウンタ・ユニット１のキャリー入力端子Ci
に接続されるが、最上段のカウンタ・ユニット1nのキャ
リー出力端子Coは各段のカウンタ・ユニット１のロード
信号端子Ｌに接続され、また、最下段のカウンタ・ユニ
ット1₁のキャリー入力端子Ciは“1"レベル（＋5V）に固
定される。外部から入力するクロック信号CLKは、各段
のカウンタ・ユニット１のクロック入力端子CKに同時に
印加される。またプリセット入力端子Ｐは対応したラッ
チ回路２の出力端子Ｑと接続される。

このｎ段（ｎビット）の同期式カウンタは、クロック
信号CLKが入力するたびにカウンタ値が１ずつ順次デク
リメントするが、全段のカウント・ユニット１の出力端
子０がすべて“0"になると、最上段のカウンタ・ユニッ
ト1nのキャリー出力端子Coが“1"となるため、各段のカ
ウンタ・ユニット１にラッチ回路２群に設定されたプリ
セット・データがロードされる。

ここに示した例では、分周比をプログラマブルにする
ため、各ラッチ回路２のデータ入力端子Ｄはデータバス
３に接続されている。書込み信号WTが入力すると、デー
タバス３上のプリセット・データがラッチ回路１群に設
定される。

さて、上記カウンタはLSIなどに頻繁に使用される基本
的回路であるが、段数が増加すると動作テストに時間が
かかる。例えば段数が８段（ｎ＝７）の場合、256（=
2⁸）クロックでカウンタの全状態のテストを行うことが
できるが、16段になるとテストのために64K（=2¹⁶,K＝1
024）クロックもの長い時間が必要となる。

このテスト時間を短縮するために、従来、第３図また
は第４図に示すような構成が考えられている。なお、第
３図および第４図において、第２図と同一符号は同一部
分を意味する。

第３図に示す構成においては、途中段のカウンタ・ユ
ニット1_mと、その次段のカウンタ・ユニット1_m+₁との間
にセレクタ回路４を挿入し、カウンタ・ユニット1_m+₁の
キャリー入力端子Ciにカウンタ・ユニット1_mのキャリー
出力または“1"レベル（＋5V）を入力するようにしたも
のである。

TSTは、セレクタ回路４の入力選択を制御するために
外部より入力される信号である。この信号TSTを“0"レ
ベルとすると、セレクタ回路４はカウンタ・ユニット1_m
のキャリー出力を選択するため、カウンタは通常の動作
を行う。

他方、カウンタのテストを行う場合には、信号テスト
を“1"レベルにしてセレクタ回路４によりカウンタ・ユ
ニット1_m+₁のキャリー入力端子Ciを“1"レベルに固定さ
せる。そうすると、カウンタ・ユニット1_m+₁から上段の
カウンタ・ユニットが独立のカウンタとして動作するよ
うになる。したがって、例えばカウンタの段数を16段と
し、８段目と９段目の間にセレクタ４を挿入したとすれ
ば、下段側のカウンタ（８段）および上段側のカウンタ
（８段）をそれぞれ526（=2⁸）クロックでテストするこ
とができる。16段のカウンタをそのままテストする場合
に64Kクロックの時間が必要であったから、テスト時間
を大幅に短縮できることがわかる。

第４図に示す構成においては、同様にカスケード接続
されたカウンタ・ユニット１の途中段にセレクタ回路４
を挿入し、テスト時にカウンタを分割できるようにする
が、信号TSTを外部より直接的に入力せず、データバス
３に接続したラッチ回路５から与えるようにしている。

このような構成であるから、テストを行う場合に、プ
ログラムによって“1"データをラッチ回路５に設定する
ことにより、カウンタを２分割することができる。

発明が解決しようとする問題点しかし、第３図および第４図に示した構成では、カウ
ンタの分割制御用信号TSTの入力ピン、またはラッチ回
路５の入力ピンの増設（データバス３のビット数の増
加）が必要であり、これは外部入出力ピン数が厳しく制
限されるLSIなどに適用する場合に大きな問題である。

本発明は、上述の問題点に鑑みてなされたもので、従
来のように信号ピン数（あるいはデータバスのビット
数）を増加させることなく、同期式カウンタの分割制御
を行ってテスト時間の短縮を可能としたカウンタ・テス
ト装置を提供することを目的とする。

なお、Ｄフリップフロップをカスケード接続した比同
期式カウンタに関しては、テストを行う場合に、スイッ
チ群またはセレクタ回路群によってＤフリップフロップ
群の接続を切り換えることより、カウンタをシフトレジ
スタとして動作させてテストを行う方法が知られている
（特開昭56−93434号，特開昭58−22458号）。しかし、
これは上記のような同期式カウンタにそのまま適用する
ことはできず、また、接続切り換え用の多数のスイッチ
群またはセレクタ回路群によるコスト上昇が大きい。

問題点を解決するための手段本発明は上述の問題点を解決するため、複数のカウン
タ・ユニットをカスケード接続し、各カウンタ・ユニッ
トに対するプリセット・データをラッチ回路群に設定す
るようにした同期式カウンタにおいて、前記ラッチ回路
群に設定されたデータのデコードを行うデコーダ回路
と、このデコード回路の出力が有効な期間に前記カウン
タ・ユニット群中の１以上の途中段のカウンタ・ユニッ
トのキャリー入力を“1"レベルに固定する回路とを有す
る、という構成を備えたものである。

作用本発明は上述の構成によって、デコーダ回路の出力が
有効になる特定のデータを、プリセット・データと同様
にラッチ回路群に設定することにより、カウンタを２以
上の部分に分割して短時間でテストを行うことが可能で
ある。そして、この分割制御のためのデータはプリセッ
ト・データ用の信号経路により入力するから、専用の入
力ピンの増設（さらにはデータバスのビット数増加）を
行う必要がなく、本発明は外部入出力ピン数の制約が厳
しいLSIに容易に適用できる。

実施例以下本発明の一実施例について、図面を参照して説明
する。

第１図は本発明の一実施例の構成図であり、第３図と
同一符号は同一部分を意味している。

本実施例は、テスト時にカウンタを途中段を境に２分
割するため、カウンタ・ユニット1_mとカウンタ1_m+₁の間
にセレクタ回路４が挿入されている。このセレクタ回路
４は、第３図に示した従来例と同様に、通常動作ではカ
ウンタ・ユニット1_mのキャリー出力端子Coをカウンタ・
ユニット1_m+₁のキャリー入力端子Ciに結合し、テスト時
にカウンタ・ユニット1_m+₁のキャリー入力端子Ciを“1"
レベル（＋5V）に固定する回路であり、このような入力
選択は信号TSTにより制御される。

しかし、この信号TSTは、従来のように専用ピンを介
して外部から直接的に入力したり、あるいは専用のラッ
チ回路を介してデータバス３より入力したりするもので
はなく、デコーダ回路６の出力として与えられる。この
デコーダ回路６はプリセット・データ保持用のラッチ回
路２群の出力データをデコードするもので、予め決めら
れた特定のデータが入力された場合に出力を有効にす
る。

以上のように構成されたカウンタ・テスト装置につい
て、以下その動作を説明する。

カウンタに通常の動作をさせる場合には、上記特定の
データ以外のプリセット・データをデータバス３に乗
せ、書込み信号WTを供給することにより、プリセット・
データをラッチ回路２群に設定する。この場合、デコー
ダ回路６は有効信号を出力しない（すなわち、信号TST
は“0"レベルになる）ため、セレクタ回路４を介しカウ
ンタ・ユニット1_mのキャリー出力端子Coがカウンタ・ユ
ニット1_m+₁のキャリー入力端子Ciに結合される。その結
果、このカウンタはクロック信号CLKをダウンカウント
する。また、その分周比はラッチ回路２群に設定された
プリセット・データにより決まり、したがってプログラ
マブルである。

なお、カウンタの段数が８段の場合、設定可能な分周
比は０〜255（=2⁸−１）の範囲であるが、この範囲内で
使用しない一つの分周比に対応したプリセット・データ
が、カウンタ分割制御用の特定データとして用いられ
る。換言すれば、このデータをデコードして有効出力を
発生するようにデコーダ回路６は設計される。

カウンタのテストを行う場合、上記特定データをラッ
チ回路２群に設定し、デコーダ回路６の出力を有効にす
る。この場合、セレクタ回路４によりカウンタ・ユニッ
ト1_m+₁のキャリー入力端子Ciは“1"レベルに固定され
る。その結果、カウンタ・ユニット1_m+₁から上段のカウ
ンタ・ユニット群を一つのカウンタとして動作させ、ま
たカウンタ・ユニット1_mから下段のカウンタ・ユニット
群を一つのカウンタとして動作させ、各カウンタ・ユニ
ット１の出力端子０の値をチェックすることによって、
カウンタの動作テストを行うことができる。

ただし、カウンタ・ユニット1_mより下段のカウンタ・
ユニット群からなるカウンタ部分のテストは、通常動作
をさせながら行うことも可能である。

なお本実施例では、カウンタを２分割できるようにし
たが、２以上の段にセレクタ回路４を設け、各セレクタ
回路４をデコーダ回路６の出力によって同様に制御する
ことにより、カウンタを３以上の部分に分割し、テスト
時間をさらに短縮することも可能である。途中段のカウ
ンタ・ユニットのキャリー入力端子を“1"レベル固定す
るための回路は、本実施例におけるセレクタ回路４に限
られるものではなく、必要に応じて変更できるものであ
る。本実施例のデコーダ回路６はラッチ回路２群の設定
データの全ビットが入力するものであるが、一部のビッ
トだけが入力するように変更してもよい。

発明の効果以上の説明から明らかなように、本発明は、プリセッ
ト・データ保持用のラッチ回路群に、デコーダ回路の出
力が有効になる特定のデータを設定することにより、１
以上の途中段のカウンタ・ユニットのキャリー入力端子
を“1"レベルに固定してカウンタを２以上の部分に分割
して動作させ、テストを短時間に行うことができるとと
もに、カウンタの分割制御のためのデータをプリセット
・データ用の信号経路により入力するから、専用の入力
ピンの増設やデータバスのビット増加を行う必要がな
く、外部入出力ピン数の制約が厳しいLSI内のカウンタ
にも容易に適用できる、という効果を有するものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるカウンタ・テスト装置
の構成図、第２図は同期式カウンタの構成図、第３図は
従来のカウンタ・テスト装置の構成図、第４図は従来の
カウンタ・テスト装置の構成図である。１…カウンタ・ユニット、２…ラッチ回路、３…データ
バス、４…セレクタ回路、６…デコーダ回路。

Claims

【特許請求の範囲】

【請求項１】複数のカウンタ・ユニットをカスケード接
続し、各カウンタ・ユニットに対するプリセット・デー
タをラッチ回路群に設定する構成の同期式カウンタにお
いて、前記ラッチ回路群に設定されたデータのデコード
を行うデコーダ回路と、このデコーダ回路の出力が有効
な期間に前記カウンタ・ユニット群中の１以上の途中段
のカウンタ・ユニットのキャリー入力を“1"レベルに固
定する回路とを有するカウンタ・テスト装置。