JPH06140922A - カウンタ等のテスト回路 - Google Patents
カウンタ等のテスト回路Info
- Publication number
- JPH06140922A JPH06140922A JP4309418A JP30941892A JPH06140922A JP H06140922 A JPH06140922 A JP H06140922A JP 4309418 A JP4309418 A JP 4309418A JP 30941892 A JP30941892 A JP 30941892A JP H06140922 A JPH06140922 A JP H06140922A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- flip
- test circuit
- data
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 カウンタやシフトレジスタ等のテスト回路を
構成する素子数を低減して集積回路化を容易にするとと
もに、出力信号の遅延を防止し、かつカウンタへの値の
設定を容易にしたカウンタ等のテスト回路を得る。 【構成】 カウンタ等を構成する複数のフリップフロッ
プ１１〜１３のセット端子ＳにＮＡＮＤゲート３１〜３
３を接続し、セット信号とデータとのＮＡＮＤを取って
フリップフロップをセットさせることで、データに対応
する信号が各フリップフロップから出力され、テストが
可能となる。素子数の多いセレクタに代えてＮＡＮＤゲ
ートで構成することができるため、素子数を低減し、集
積回路化が可能となる。
構成する素子数を低減して集積回路化を容易にするとと
もに、出力信号の遅延を防止し、かつカウンタへの値の
設定を容易にしたカウンタ等のテスト回路を得る。 【構成】 カウンタ等を構成する複数のフリップフロッ
プ１１〜１３のセット端子ＳにＮＡＮＤゲート３１〜３
３を接続し、セット信号とデータとのＮＡＮＤを取って
フリップフロップをセットさせることで、データに対応
する信号が各フリップフロップから出力され、テストが
可能となる。素子数の多いセレクタに代えてＮＡＮＤゲ
ートで構成することができるため、素子数を低減し、集
積回路化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はカウンタやシフトレジス
タ（以下、カウンタ等と称する）のテスト回路に関し、
特にフリップフロップを用いた集積回路構成のカウンタ
等のテスト回路に関する。
タ（以下、カウンタ等と称する）のテスト回路に関し、
特にフリップフロップを用いた集積回路構成のカウンタ
等のテスト回路に関する。
【０００２】
【従来の技術】一般にこの種のカウンタ等のテスト回路
として、カウンタ等を構成するフリップフロップのデー
タ入力側にセレクタを配し、テスト時にカウンタを任意
の値に設定できるようにしたものがある。或いは、カウ
ンタを構成するフリップフロップのクロック入力にセレ
クタを配し、テスト時に複数のフリップフロップ内の任
意のフリップフロップのみを動作可能にするものがあ
る。従来のカウンタ等のテスト回路の一例を図２に示
す。同図は３ビットの同期カウンタであり、フリップフ
ロップ１１，１２，１３は各データ出力端子Ｂ０，Ｂ
１，Ｂ２にそれぞれビット０，１，２の信号を出力す
る。各フリップフロップ１１，１２，１３のデータ入力
端子Ｄにはそれぞれテスト回路としてのセレクタ２１，
２２，２３を接続している。各セレクタ２１，２２，２
３の一方の入力端はそれぞれデータ入力端子Ｄ０，Ｄ
１，Ｄ２に接続され、他方の入力端はそれぞれ信号線
Ａ，Ｂ，Ｃに接続され、各信号線は直接或いは論理ゲー
トを介して各フリップフロップの負出力に接続されてい
る。また、各セレクタ２１，２２，２３のセレクト端子
ＳＥはセレクト信号入力端子ＳＥＬに接続されている。
なお、各フリップフロップのセット端子Ｓは正電源に接
続され、リセット端子Ｒはリセット信号入力端子ＲＲに
接続され、クロック端子Ｃはクロック信号入力端子ＣＬ
Ｋに接続されている。
として、カウンタ等を構成するフリップフロップのデー
タ入力側にセレクタを配し、テスト時にカウンタを任意
の値に設定できるようにしたものがある。或いは、カウ
ンタを構成するフリップフロップのクロック入力にセレ
クタを配し、テスト時に複数のフリップフロップ内の任
意のフリップフロップのみを動作可能にするものがあ
る。従来のカウンタ等のテスト回路の一例を図２に示
す。同図は３ビットの同期カウンタであり、フリップフ
ロップ１１，１２，１３は各データ出力端子Ｂ０，Ｂ
１，Ｂ２にそれぞれビット０，１，２の信号を出力す
る。各フリップフロップ１１，１２，１３のデータ入力
端子Ｄにはそれぞれテスト回路としてのセレクタ２１，
２２，２３を接続している。各セレクタ２１，２２，２
３の一方の入力端はそれぞれデータ入力端子Ｄ０，Ｄ
１，Ｄ２に接続され、他方の入力端はそれぞれ信号線
Ａ，Ｂ，Ｃに接続され、各信号線は直接或いは論理ゲー
トを介して各フリップフロップの負出力に接続されてい
る。また、各セレクタ２１，２２，２３のセレクト端子
ＳＥはセレクト信号入力端子ＳＥＬに接続されている。
なお、各フリップフロップのセット端子Ｓは正電源に接
続され、リセット端子Ｒはリセット信号入力端子ＲＲに
接続され、クロック端子Ｃはクロック信号入力端子ＣＬ
Ｋに接続されている。
【０００３】このテスト回路において、通常では、各セ
レクト信号入力端子ＳＥＬはセレクタ２１，２２，２３
が各々信号線Ａ，Ｂ，Ｃを選択するように設定されてい
る。このため各フリップフロップ１１，１２，１３はク
ロック信号入力端子ＣＬＫに入力されるクロック信号に
従ってカウントアップされる３ビットの同期カウンタと
して動作する（通常モード）。一方、セレクト信号入力
端子ＳＥＬを通常とは逆の値（テストモード）に設定す
ると、セレクタ２１，２２，２３は各々データ入力端子
Ｄ０，Ｄ１，Ｄ２を選択するようになり、クロック信号
入力端子ＣＬＫに入力されるクロック信号によりフリッ
プフロップ１１，１２，１３の各ビットのデータ出力端
子Ｂ０，Ｂ１，Ｂ２は各々データ入力端子Ｄ０，Ｄ１，
Ｄ２の値に設定される。
レクト信号入力端子ＳＥＬはセレクタ２１，２２，２３
が各々信号線Ａ，Ｂ，Ｃを選択するように設定されてい
る。このため各フリップフロップ１１，１２，１３はク
ロック信号入力端子ＣＬＫに入力されるクロック信号に
従ってカウントアップされる３ビットの同期カウンタと
して動作する（通常モード）。一方、セレクト信号入力
端子ＳＥＬを通常とは逆の値（テストモード）に設定す
ると、セレクタ２１，２２，２３は各々データ入力端子
Ｄ０，Ｄ１，Ｄ２を選択するようになり、クロック信号
入力端子ＣＬＫに入力されるクロック信号によりフリッ
プフロップ１１，１２，１３の各ビットのデータ出力端
子Ｂ０，Ｂ１，Ｂ２は各々データ入力端子Ｄ０，Ｄ１，
Ｄ２の値に設定される。
【０００４】
【発明が解決しようとする課題】この種のカウンタをＩ
Ｃ，ＡＳＩＣ等の集積回路として構成する場合、素子数
に制限があるため、可能な限り素子を使わないような設
計をすることが要求される。前記した従来のテスト回路
においては、複数個のフリップフロップに対応する数の
セレクタを使用しているが、通常この種のセレクタは構
成素子数が多くかかるため、テスト回路全体としての素
子数が極めて多くなり、集積回路を構成する上での問題
となっている。また、前記したテスト回路では、セレク
タをデータ信号の流れの中に挿入するので、セレクタに
よって出力信号に遅延が生じるという問題がある。更
に、カウンタに任意の値を設定する際には、同時にクロ
ック信号を入力しなければならないという問題がある。
本発明の目的は、素子数を低減して集積回路化を容易に
するとともに、出力信号の遅延を防止し、かつカウンタ
への値の設定を容易にしたカウンタ等のテスト回路を提
供することにある。
Ｃ，ＡＳＩＣ等の集積回路として構成する場合、素子数
に制限があるため、可能な限り素子を使わないような設
計をすることが要求される。前記した従来のテスト回路
においては、複数個のフリップフロップに対応する数の
セレクタを使用しているが、通常この種のセレクタは構
成素子数が多くかかるため、テスト回路全体としての素
子数が極めて多くなり、集積回路を構成する上での問題
となっている。また、前記したテスト回路では、セレク
タをデータ信号の流れの中に挿入するので、セレクタに
よって出力信号に遅延が生じるという問題がある。更
に、カウンタに任意の値を設定する際には、同時にクロ
ック信号を入力しなければならないという問題がある。
本発明の目的は、素子数を低減して集積回路化を容易に
するとともに、出力信号の遅延を防止し、かつカウンタ
への値の設定を容易にしたカウンタ等のテスト回路を提
供することにある。
【０００５】
【課題を解決するための手段】本発明はカウンタ等を構
成する複数のフリップフロップのセット端子或いはリセ
ット端子に、それぞれデータに対応したセット信号或い
はリセット信号を独立して入力し得るように構成する。
成する複数のフリップフロップのセット端子或いはリセ
ット端子に、それぞれデータに対応したセット信号或い
はリセット信号を独立して入力し得るように構成する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図であり、３ビット
同期カウンタに本発明を適用した例を示している。同図
において、フリップフロップ１１，１２，１３はそれぞ
れ同期カウンタのビット０，１，２を受持っている。各
フリップフロップ１１，１２，１３のデータ入力端Ｄ
は、それぞれ直接或いは論理ゲート４１，４２，４３を
介して各フリップフロップ１１，１２，１３の負出力に
縦続接続され、前記各ビットに対応する正出力端はそれ
ぞれデータ出力端子Ｂ０，Ｂ１，Ｂ２に接続される。更
に、各フリップフロップ１１，１２，１３の各クロック
端子Ｃは一括してクロック信号入力端子ＣＬＫに接続さ
れ、各リセット端子Ｒも一括してリセット信号入力端子
ＲＲに接続される。
る。図１は本発明の一実施例の回路図であり、３ビット
同期カウンタに本発明を適用した例を示している。同図
において、フリップフロップ１１，１２，１３はそれぞ
れ同期カウンタのビット０，１，２を受持っている。各
フリップフロップ１１，１２，１３のデータ入力端Ｄ
は、それぞれ直接或いは論理ゲート４１，４２，４３を
介して各フリップフロップ１１，１２，１３の負出力に
縦続接続され、前記各ビットに対応する正出力端はそれ
ぞれデータ出力端子Ｂ０，Ｂ１，Ｂ２に接続される。更
に、各フリップフロップ１１，１２，１３の各クロック
端子Ｃは一括してクロック信号入力端子ＣＬＫに接続さ
れ、各リセット端子Ｒも一括してリセット信号入力端子
ＲＲに接続される。
【０００７】一方、前記各フリップフロップ１１，１
２，１３のセット端子Ｓは、それぞれ独立してＮＡＮＤ
ゲート２１，２２，２３に接続される。各ＮＡＮＤゲー
ト２１，２２，２３の一方の入力端は一括されてセット
信号入力端子ＳＳに接続され、他方の入力端は個別にそ
れぞれデータ入力端子Ｄ０，Ｄ１，Ｄ２に接続されてい
る。なお、これらＮＡＮＤゲート２１，２２，２３はテ
スト回路の主要部を構成するものであり、従来用いられ
ているセレクタに比較して極めて少ない素子数で構成す
ることができる。
２，１３のセット端子Ｓは、それぞれ独立してＮＡＮＤ
ゲート２１，２２，２３に接続される。各ＮＡＮＤゲー
ト２１，２２，２３の一方の入力端は一括されてセット
信号入力端子ＳＳに接続され、他方の入力端は個別にそ
れぞれデータ入力端子Ｄ０，Ｄ１，Ｄ２に接続されてい
る。なお、これらＮＡＮＤゲート２１，２２，２３はテ
スト回路の主要部を構成するものであり、従来用いられ
ているセレクタに比較して極めて少ない素子数で構成す
ることができる。
【０００８】この構成において、セット信号入力端子Ｓ
Ｓには通常は負電圧を入力しておく。これにより各デー
タ入力端子Ｄ０，Ｄ１，Ｄ２の信号により各フリップフ
ロップ１１，１２，１３はセットされ、データ出力端子
Ｂ０，Ｂ１，Ｂ２にはそれぞれ対応するビットのデータ
を出力するため、この回路はリセット付きの３ビット同
期カウンタとして動作する。例えば、カウンタに“０１
０”の値を設定するには、先ずリセット信号入力端子Ｒ
Ｒに負電圧を入力してフリップフロップ１１，１２，１
３をリセットする。その結果、データ出力端子Ｂ０，Ｂ
１，Ｂ２の出力が“０００”になる。次に、データ入力
端子Ｄ０，Ｄ２に負電圧を、データ入力端子Ｄ１に正電
圧を入力し、セット信号入力端子ＳＳを正電圧にすると
データ出力端子Ｂ０，Ｂ１，Ｂ２の出力が“０１０１”
になり、カウンタが“０１０”に設定されたことにな
る。なお、ここではカウンタに“０１０”の値を設定す
る手順を示したが、同様の手順で“０１０”以外の値に
設定することもできる。
Ｓには通常は負電圧を入力しておく。これにより各デー
タ入力端子Ｄ０，Ｄ１，Ｄ２の信号により各フリップフ
ロップ１１，１２，１３はセットされ、データ出力端子
Ｂ０，Ｂ１，Ｂ２にはそれぞれ対応するビットのデータ
を出力するため、この回路はリセット付きの３ビット同
期カウンタとして動作する。例えば、カウンタに“０１
０”の値を設定するには、先ずリセット信号入力端子Ｒ
Ｒに負電圧を入力してフリップフロップ１１，１２，１
３をリセットする。その結果、データ出力端子Ｂ０，Ｂ
１，Ｂ２の出力が“０００”になる。次に、データ入力
端子Ｄ０，Ｄ２に負電圧を、データ入力端子Ｄ１に正電
圧を入力し、セット信号入力端子ＳＳを正電圧にすると
データ出力端子Ｂ０，Ｂ１，Ｂ２の出力が“０１０１”
になり、カウンタが“０１０”に設定されたことにな
る。なお、ここではカウンタに“０１０”の値を設定す
る手順を示したが、同様の手順で“０１０”以外の値に
設定することもできる。
【０００９】このように、データ入力端子Ｄ０，Ｄ１，
Ｄ２に任意のデータのビット信号を入力した上で、カウ
ンタの各ビットに対応するデータ出力端子Ｂ０，Ｂ１，
Ｂ２のデータを読み取ることで、カウンタのテストが実
行される。したがって、このテスト回路では、従来必要
とされていたセレクタを不要とし、代わりにＮＡＮＤゲ
ートを用いているため、ゲートを構成する素子数をセレ
クタの場合に比較して格段に低減することができ、カウ
ンタ及びテスト回路を集積回路化することが容易とな
る。
Ｄ２に任意のデータのビット信号を入力した上で、カウ
ンタの各ビットに対応するデータ出力端子Ｂ０，Ｂ１，
Ｂ２のデータを読み取ることで、カウンタのテストが実
行される。したがって、このテスト回路では、従来必要
とされていたセレクタを不要とし、代わりにＮＡＮＤゲ
ートを用いているため、ゲートを構成する素子数をセレ
クタの場合に比較して格段に低減することができ、カウ
ンタ及びテスト回路を集積回路化することが容易とな
る。
【００１０】なお、この実施例では、各フリップフロッ
プのセット端子に接続するゲートにＮＡＮＤゲートを用
いているが、他の論理ゲート、即ちＯＲ，ＮＯＲ，ＡＮ
Ｄのゲートを用いても入力と出力の論理を考慮すれば、
同様の効果が得られる。また、これらのゲートをフリッ
プフロップのリセット端子に接続してもカウンタの構成
を考慮すれば、同様の効果が得られる。更に、例として
３ビットの同期カウンタを用いたが、ビット数が何ビッ
トでも制限はなく、また非同期のカウンタでも同様の効
果が得られる。更に、カウンタ以外のシフトレジスタで
も同様の効果を得ることができる。
プのセット端子に接続するゲートにＮＡＮＤゲートを用
いているが、他の論理ゲート、即ちＯＲ，ＮＯＲ，ＡＮ
Ｄのゲートを用いても入力と出力の論理を考慮すれば、
同様の効果が得られる。また、これらのゲートをフリッ
プフロップのリセット端子に接続してもカウンタの構成
を考慮すれば、同様の効果が得られる。更に、例として
３ビットの同期カウンタを用いたが、ビット数が何ビッ
トでも制限はなく、また非同期のカウンタでも同様の効
果が得られる。更に、カウンタ以外のシフトレジスタで
も同様の効果を得ることができる。
【００１１】
【発明の効果】以上説明したように本発明は、複数のフ
リップフロップのセット端子或いはリセット端子に、そ
れぞれデータに対応したセット信号或いはリセット信号
を独立して入力し得るように構成しているので、従来の
セレクタに代える回路を論理ゲートだけで実現すること
ができる。その結果、テスト回路の素子数を従来の略１
／２にすることができ、かつテスト回路を通常の信号の
流れの中に挿入しないので、信号に遅延が付くこともな
く、更にカウンタ等に任意の値を設定するためのクロッ
ク入力も必要なくなるという効果を得ることができる。
リップフロップのセット端子或いはリセット端子に、そ
れぞれデータに対応したセット信号或いはリセット信号
を独立して入力し得るように構成しているので、従来の
セレクタに代える回路を論理ゲートだけで実現すること
ができる。その結果、テスト回路の素子数を従来の略１
／２にすることができ、かつテスト回路を通常の信号の
流れの中に挿入しないので、信号に遅延が付くこともな
く、更にカウンタ等に任意の値を設定するためのクロッ
ク入力も必要なくなるという効果を得ることができる。
【図１】本発明のテスト回路の一実施例の回路図であ
る。
る。
【図２】従来のテスト回路の一例を示す回路図である。
１１〜１３ フリップフロップ ２１〜２３ セレクタ ３１〜３３ ＮＡＮＤゲート Ｄ０〜Ｄ２ データ入力端子 Ｂ０〜Ｂ２ データ出力端子 ＳＳ セット信号入力端子 ＲＲ リセット信号入力端子 ＣＬＫ クロック信号入力端子
Claims (1)
- 【請求項１】 複数のフリップフロップの各出力をビッ
ト出力とする構成のカウンタ等において、前記各フリッ
プフロップのセット端子或いはリセット端子に、それぞ
れデータに対応したセット信号或いはリセット信号を独
立して入力し得るように構成したことを特徴とするカウ
ンタのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309418A JPH06140922A (ja) | 1992-10-24 | 1992-10-24 | カウンタ等のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309418A JPH06140922A (ja) | 1992-10-24 | 1992-10-24 | カウンタ等のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140922A true JPH06140922A (ja) | 1994-05-20 |
Family
ID=17992767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4309418A Pending JPH06140922A (ja) | 1992-10-24 | 1992-10-24 | カウンタ等のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140922A (ja) |
-
1992
- 1992-10-24 JP JP4309418A patent/JPH06140922A/ja active Pending
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