JPH01170874A - 半導体集積回路装置のテストモード設定回路 - Google Patents
半導体集積回路装置のテストモード設定回路Info
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- JPH01170874A JPH01170874A JP62331685A JP33168587A JPH01170874A JP H01170874 A JPH01170874 A JP H01170874A JP 62331685 A JP62331685 A JP 62331685A JP 33168587 A JP33168587 A JP 33168587A JP H01170874 A JPH01170874 A JP H01170874A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＬＳＩやＬＳＩボードなどの半導体集積回路装
置に内蔵されたテスト回路のテストモードを設定する回
路に関するものである。
置に内蔵されたテスト回路のテストモードを設定する回
路に関するものである。
（従来技術）
ＬＳＩなどの半導体集積回路装置にはテスト回路が内蔵
されているものが多い。複数のテストモードをもつテス
ト回路では複数個のテスト端子を必要とする。例えば、
２個のテスト端子をもっている場合、それらのテスト端
子の入力信号のＬレベルとＨレベルの組合せによって４
種類の動作モードを選択することができる。例えば、両
テスト端子がＬレベルに固定された状態をノーマルモー
ドとすれば、他の３種類の状態をテストモードの選択に
使用することができる。ノーマルモードとは半導体集積
回路装置に本来の動作をさせるための動作モードである
。
されているものが多い。複数のテストモードをもつテス
ト回路では複数個のテスト端子を必要とする。例えば、
２個のテスト端子をもっている場合、それらのテスト端
子の入力信号のＬレベルとＨレベルの組合せによって４
種類の動作モードを選択することができる。例えば、両
テスト端子がＬレベルに固定された状態をノーマルモー
ドとすれば、他の３種類の状態をテストモードの選択に
使用することができる。ノーマルモードとは半導体集積
回路装置に本来の動作をさせるための動作モードである
。
しかし、半導体集積回路装置の多ピン化が進み、パッケ
ージの規格などによりピン数が限られてくると、テスト
ピン（テスト端子）を多く設けられないようになってく
る。
ージの規格などによりピン数が限られてくると、テスト
ピン（テスト端子）を多く設けられないようになってく
る。
テストピンは本来はないほうがパッケージのピンを有効
に使用できる。
に使用できる。
（目的）
装置において、テスト回路だけに使用されるテスト端子
を設けず゛、リセット端′子をリセット端子としてもテ
スト端子としても使用できるようにするテストモード設
定回路を提供することを目的とするものである。
を設けず゛、リセット端′子をリセット端子としてもテ
スト端子としても使用できるようにするテストモード設
定回路を提供することを目的とするものである。
（構成）
本発明ではリセット端子に入力される信号のパルス幅を
クロック端子から入力される基本り゛ロックで計測し、
リセット端子から入力きれる信号のパルス幅に対応し・
元テストモードを選択するとと゛もに、そのパルス幅が
」定のパルス幅を越えた場合は本来のリセットパルスが
発生して半導体集積回路装置のシステム全体を初期化す
るように構成する。
クロック端子から入力される基本り゛ロックで計測し、
リセット端子から入力きれる信号のパルス幅に対応し・
元テストモードを選択するとと゛もに、そのパルス幅が
」定のパルス幅を越えた場合は本来のリセットパルスが
発生して半導体集積回路装置のシステム全体を初期化す
るように構成する。
本発明のテストモード設定回路の構成を第１図に示す。
１はカウンタであり、クロック信号を計数し、その計数
値を表わす信号を出力するとともに、計数値が所定値に
達したときにリセットを指示するキャリーアウト信号を
発生する。２はデコーダであり、カウンタ１の計数値を
表わす信号を入力し、対応するテストモードを指示する
信号を出力する。
値を表わす信号を出力するとともに、計数値が所定値に
達したときにリセットを指示するキャリーアウト信号を
発生する。２はデコーダであり、カウンタ１の計数値を
表わす信号を入力し、対応するテストモードを指示する
信号を出力する。
３′はカウント信号発生回路であり、リセット端子ＲＥ
Ｓに入力される信号とクロック端子ＣＬＫに入力される
クロック信号とを入力し、カウンタ１に計数動作を行な
わせるカウント信号を出力する。
Ｓに入力される信号とクロック端子ＣＬＫに入力される
クロック信号とを入力し、カウンタ１に計数動作を行な
わせるカウント信号を出力する。
゛ ４はクロック禁止回路であり、カウンタ１からキャ
リーアウト信号が出されたときカウンタ１へのクロック
信喜の入力を禁止する。。
リーアウト信号が出されたときカウンタ１へのクロック
信喜の入力を禁止する。。
以下、実施例について具体的に説明する。
第２図は一実施例を表わす。
６はリセット端子ＲＥＳであり、リセット端子６にはテ
スタから矩形波信号が入力される。リセット端子６に入
力された信号は２段のインバータ回路７で波形整形され
てＤフリップフロップ８に入力される。フリップフロッ
プ８のＱ出力端子は次段のＤフリップフロップ９の入力
端子に接続されている。
スタから矩形波信号が入力される。リセット端子６に入
力された信号は２段のインバータ回路７で波形整形され
てＤフリップフロップ８に入力される。フリップフロッ
プ８のＱ出力端子は次段のＤフリップフロップ９の入力
端子に接続されている。
１３はクロック端子ＣＬ’にであり、クロック端子１３
にはテスタから基本クロック信号が入力される。クロッ
ク端子１３に入力されたクロック信号は２段のインバー
タ１４で波形整形される。
にはテスタから基本クロック信号が入力される。クロッ
ク端子１３に入力されたクロック信号は２段のインバー
タ１４で波形整形される。
フリップフロップ８，９のクロック入力端子ＣＫには波
形整形されたクロック信号が入力される。
形整形されたクロック信号が入力される。
フリップフロップ９のＱ出力端子はインバータ１０を経
てカウンタ１のイネーブル端子Ｔ、Ｐに接続されている
。
てカウンタ１のイネーブル端子Ｔ、Ｐに接続されている
。
フリップフロップ８の互出力端子とフリップフロップ９
のＱ出力端子はそれぞれＡＮＤ回路１１の入力端子に接
続されている。ＡＮＤ回路１１の出力端子はインバータ
１２を経てカウンタ１のロード端子ＬＤに接続されてい
る。 ゛カウンタ１のクロック端子ＧＫに
はＡＮＤ回路２０の出力端子が接続され、クロック信号
がＡＮＤ回路２０を経て入力される。
のＱ出力端子はそれぞれＡＮＤ回路１１の入力端子に接
続されている。ＡＮＤ回路１１の出力端子はインバータ
１２を経てカウンタ１のロード端子ＬＤに接続されてい
る。 ゛カウンタ１のクロック端子ＧＫに
はＡＮＤ回路２０の出力端子が接続され、クロック信号
がＡＮＤ回路２０を経て入力される。
カウンタ１は、ロード端子にＬレベルの信号が入力され
ることによってカウンタ１内がｒＯＪに一４＝ ロードされ、イネーブル端子Ｔ、ＰにＨレベルの信号が
入力されている期間にタロツク端子に入力されるクロッ
ク信号を計数する。
ることによってカウンタ１内がｒＯＪに一４＝ ロードされ、イネーブル端子Ｔ、ＰにＨレベルの信号が
入力されている期間にタロツク端子に入力されるクロッ
ク信号を計数する。
フリップフロップ８，９、インバータ１０，１２及ｄＡ
ＮＤ回路１１によってカウント信号発生回路３を構成し
ている。
ＮＤ回路１１によってカウント信号発生回路３を構成し
ている。
カウンタ１は１６まで計数することができる。
出力端子ＱＡ−ＱＤの４ビツトの出力で表わされる１６
進の出力信号はデ、コーグ２に入力される。
進の出力信号はデ、コーグ２に入力される。
デコーダ２では入力した４ビツトの計数値に対して、１
６進の「０」をノーマルモードとし、ｒ’ｌＪから「Ｆ
」をテストモードとするモード指示信号を出力する。
６進の「０」をノーマルモードとし、ｒ’ｌＪから「Ｆ
」をテストモードとするモード指示信号を出力する。
カウンタ１ではその出力が「Ｆｊになるとキャリーアウ
ト信号ＣＯが発生する。キャリーアウト端子ＣＯはＮＡ
ＮＩ）回路１５の一方の入力端子に接続されており、Ｎ
ＡＮＤ回路１５の他方の入力端子にはフリップフロップ
９の出力につながるインバータ１０の出力端子か接続さ
れている。ＮＡＮＤ回路１５の出力信号はＲｅ５ｅｔ
］信号としてチップ全体を初期化するためのリセット信
号として使用されるとともに、Ｄフリップフロップ１６
の入力端子に入力されている。フリップフロップ１６の
クロック入力端子ＧＫには波形整形されたクロック信号
が入力される。フリップフロップ１６のＱ出力端子はイ
ンバータ１７を経てＲＳフリップフロップ１８のリセッ
ト端子に接続されている。フリップフロップ１８のセッ
ト端子にはＡＮＤ回路１１の出力端子が接続され、フリ
ップフロップ１８の出力端子はインバータ１９を経てＡ
ＮＤ回路２０の７方の入力端子に接続されている。ＡＮ
Ｄ２０の他方の入力端子には波形整形されたクロック信
号が入力さ、れる。ＡＮＤ回路２０の出力端子はカウン
タ１のクロック入力端子ＣＫに接続されている。
ト信号ＣＯが発生する。キャリーアウト端子ＣＯはＮＡ
ＮＩ）回路１５の一方の入力端子に接続されており、Ｎ
ＡＮＤ回路１５の他方の入力端子にはフリップフロップ
９の出力につながるインバータ１０の出力端子か接続さ
れている。ＮＡＮＤ回路１５の出力信号はＲｅ５ｅｔ
］信号としてチップ全体を初期化するためのリセット信
号として使用されるとともに、Ｄフリップフロップ１６
の入力端子に入力されている。フリップフロップ１６の
クロック入力端子ＧＫには波形整形されたクロック信号
が入力される。フリップフロップ１６のＱ出力端子はイ
ンバータ１７を経てＲＳフリップフロップ１８のリセッ
ト端子に接続されている。フリップフロップ１８のセッ
ト端子にはＡＮＤ回路１１の出力端子が接続され、フリ
ップフロップ１８の出力端子はインバータ１９を経てＡ
ＮＤ回路２０の７方の入力端子に接続されている。ＡＮ
Ｄ２０の他方の入力端子には波形整形されたクロック信
号が入力さ、れる。ＡＮＤ回路２０の出力端子はカウン
タ１のクロック入力端子ＣＫに接続されている。
ＮＡＮＤ回路１５、フリップフロップ１６，１８、イン
バータ１７．１９及びＡＮＤ回路２０はクロック禁止回
路４を構成している。
バータ１７．１９及びＡＮＤ回路２０はクロック禁止回
路４を構成している。
次に、本実施例に動作について説明する。
第３図はリセット端子に入力される信号のパルス幅が基
本クロック信号の周期の２倍以上で３倍未満の場合を示
している。基本クロック信号の周期は立上りから次の立
上りまでとする。Ｎ１〜Ｎ８は第２図における各部の信
号を表わし、ＱＡ〜ＱＤはカウンタ１の出力を表わして
いる。
本クロック信号の周期の２倍以上で３倍未満の場合を示
している。基本クロック信号の周期は立上りから次の立
上りまでとする。Ｎ１〜Ｎ８は第２図における各部の信
号を表わし、ＱＡ〜ＱＤはカウンタ１の出力を表わして
いる。
Ｎ１にはリセット端子６に加えられた信号が波形整形さ
れて現われ条。フリップフロップ８，９によってＡＮＤ
回路１１の出力であるＮ５には１クロック分のパルスが
発生し、インバータ１２を経てカウンタ１のロード端子
に入力され、カウンタ１を「０」にロードする。また、
インバータ１０の出力であるＮ４の信号によってカウン
タ１がイネーブル状態となる。カウンタ１がイネーブル
状態となっている期間に入力されるクロック信号（Ｎ８
）の立上りは矢印で示される２回であ□るので、カウン
タ１は１６進で「２」まで計数することができる。カウ
ンタ１が「２」まで計数した時点でＮ４のイネーブル信
号がＨレベルからＬレベルに変化するため、カウンタ１
の出力値は「２」で固定される。
れて現われ条。フリップフロップ８，９によってＡＮＤ
回路１１の出力であるＮ５には１クロック分のパルスが
発生し、インバータ１２を経てカウンタ１のロード端子
に入力され、カウンタ１を「０」にロードする。また、
インバータ１０の出力であるＮ４の信号によってカウン
タ１がイネーブル状態となる。カウンタ１がイネーブル
状態となっている期間に入力されるクロック信号（Ｎ８
）の立上りは矢印で示される２回であ□るので、カウン
タ１は１６進で「２」まで計数することができる。カウ
ンタ１が「２」まで計数した時点でＮ４のイネーブル信
号がＨレベルからＬレベルに変化するため、カウンタ１
の出力値は「２」で固定される。
したがって、カウンタ１の出力ＱＡ−ＱＤは第３図に示
されるレベルに固定され、デコーダ２はこの信号をデコ
ードし、テストモード２を選択するテストモード信号を
出力する。
されるレベルに固定され、デコーダ２はこの信号をデコ
ードし、テストモード２を選択するテストモード信号を
出力する。
次に、第４図によりリセット端子Ｒ’Ｅ Ｓに入力され
る信号のパルス幅が基本クロック信号の周期の１６倍以
上の場合について説明する。
る信号のパルス幅が基本クロック信号の周期の１６倍以
上の場合について説明する。
第３図と同様にして、カウンタ１がクロック４８号を計
数していき、その計数値が「Ｆ」になった時点でキャリ
ーアウト信号（Ｎ９）が発生し、Ｒｅ５ｅｔｌに１クロ
ック分のパルスが発生し、これによりチップ全体にリセ
ットがかけられる。同時に、Ｒｅ５ｅｔｌのパルスをフ
リップフロップ１６で１クロック分遅延させた信号（Ｎ
ｉｌ）によりＲＳフリップフロップ１８をリセットし、
カウンタｌに入力されるクロック信号（Ｎ８）を禁止す
る。
数していき、その計数値が「Ｆ」になった時点でキャリ
ーアウト信号（Ｎ９）が発生し、Ｒｅ５ｅｔｌに１クロ
ック分のパルスが発生し、これによりチップ全体にリセ
ットがかけられる。同時に、Ｒｅ５ｅｔｌのパルスをフ
リップフロップ１６で１クロック分遅延させた信号（Ｎ
ｉｌ）によりＲＳフリップフロップ１８をリセットし、
カウンタｌに入力されるクロック信号（Ｎ８）を禁止す
る。
これにより、カウンタ１の出力ＱＡ−ＱＤは全てＬレベ
ルに固定されたままとなり、デコーダ２の出力はノーマ
ルモードに固定される。
ルに固定されたままとなり、デコーダ２の出力はノーマ
ルモードに固定される。
このように、リセット端子ＲＥＳに入力される信号のパ
ルス幅が基本クロック信号の周期の１６倍以上の場合は
、テストモードを選択せず、チップは通常の動作となる
。
ルス幅が基本クロック信号の周期の１６倍以上の場合は
、テストモードを選択せず、チップは通常の動作となる
。
第２図の実施例においては、カウンタ１、デコーダ２及
び基本クロック信号を種々に組み合せることにより、さ
らに多くのテストモード出力を作り出すことが可能であ
る。
び基本クロック信号を種々に組み合せることにより、さ
らに多くのテストモード出力を作り出すことが可能であ
る。
（効果）
本発明では、リセット端子に入力される信号のパルス幅
をクロック端子から入力される基本クロックで計測し、
リセット端子から入力される信号のパルス幅に対応した
テストモードを選択するとともに、そのパルス幅が一定
のパルス幅を越えた場合は本来のリセットパルスが発生
して半導体集積回路装置′のシステム全体を初期化する
ように構成したので、テスト端子が不要になり、端子を
有効に利用できるようになる。
をクロック端子から入力される基本クロックで計測し、
リセット端子から入力される信号のパルス幅に対応した
テストモードを選択するとともに、そのパルス幅が一定
のパルス幅を越えた場合は本来のリセットパルスが発生
して半導体集積回路装置′のシステム全体を初期化する
ように構成したので、テスト端子が不要になり、端子を
有効に利用できるようになる。
また、１個の端子からの入力信号により複数のテストモ
ードを実現することができる。
ードを実現することができる。
第１図は本発明を示すブロック図、第２図は一実施例を
示す回路図、第３図及び第４図はそれぞれ一実施例の動
作を説明する各部の波形図である。 １・・・・・・カウンタ、 ２・・・・・・デコーダ、 ３・・・・・・カウント信号発生回路、４・・・・・ク
ロック禁止回路。
示す回路図、第３図及び第４図はそれぞれ一実施例の動
作を説明する各部の波形図である。 １・・・・・・カウンタ、 ２・・・・・・デコーダ、 ３・・・・・・カウント信号発生回路、４・・・・・ク
ロック禁止回路。
Claims (1)
- クロック信号を計数し、その計数値を表わす信号を出力
するとともに、計数値が所定値に達したときにリセット
を指示するキャリーアウト信号を発生するカウンタと、
カウンタの計数値を表わす信号を入力し、対応するテス
トモードを指示する信号を出力するデコーダと、リセッ
ト端子に入力される信号とクロック端子に入力されるク
ロック信号とを入力し、カウンタに計数動作を行なわせ
るカウント信号を出力するカウント信号発生回路と、キ
ャリーアウト信号が出されたときカウンタへのクロック
信号の入力を禁止するクロック禁止回路とを備えた半導
体集積回路装置のテストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331685A JP2618669B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路装置のテストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331685A JP2618669B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路装置のテストモード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170874A true JPH01170874A (ja) | 1989-07-05 |
| JP2618669B2 JP2618669B2 (ja) | 1997-06-11 |
Family
ID=18246434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331685A Expired - Lifetime JP2618669B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路装置のテストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2618669B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
| JPH04316136A (ja) * | 1991-04-16 | 1992-11-06 | Nec Corp | 半導体集積回路のリセット回路 |
| JPH06118143A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electron Corp | テストモード設定回路およびテストモード設定方法 |
| JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1987
- 1987-12-25 JP JP62331685A patent/JP2618669B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
| JPH04316136A (ja) * | 1991-04-16 | 1992-11-06 | Nec Corp | 半導体集積回路のリセット回路 |
| JPH06118143A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electron Corp | テストモード設定回路およびテストモード設定方法 |
| JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2618669B2 (ja) | 1997-06-11 |
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