JPH02125527A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH02125527A JPH02125527A JP27907688A JP27907688A JPH02125527A JP H02125527 A JPH02125527 A JP H02125527A JP 27907688 A JP27907688 A JP 27907688A JP 27907688 A JP27907688 A JP 27907688A JP H02125527 A JPH02125527 A JP H02125527A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- terminal
- input
- input terminal
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
- H03K23/507—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two with a base which is a non-integer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分周回路に関し、特に半導体集積回路における
分周回路に関する６ 〔従来の技術〕 従来、この種の分周回路は整数倍分周が一般的であり、
例えば第３図に示す回路構成となっていた。
分周回路に関する６ 〔従来の技術〕 従来、この種の分周回路は整数倍分周が一般的であり、
例えば第３図に示す回路構成となっていた。
第３図に示す分周回路の動作を第４図を用いて簡単に説
明する。
明する。
リセット入力端子１９からリセット（ＲＥＳｒＥＴ）タ
イプのＤ型フリップフロップ（以下、 Ｄ−Ｆ、Ｆ、と
いう）２０．２＋、、２２．２３のりセラ１−人力にリ
セット信号を人力し、全てのＤ−Ｆ、Ｆ、２０〜２３を
リセットした後９．第４図に示すようにクロック入力端
子１からクロック信号をＤ−Ｆ、Ｆ、２０〜２３に入力
すると、第１のＤ−Ｆ。
イプのＤ型フリップフロップ（以下、 Ｄ−Ｆ、Ｆ、と
いう）２０．２＋、、２２．２３のりセラ１−人力にリ
セット信号を人力し、全てのＤ−Ｆ、Ｆ、２０〜２３を
リセットした後９．第４図に示すようにクロック入力端
子１からクロック信号をＤ−Ｆ、Ｆ、２０〜２３に入力
すると、第１のＤ−Ｆ。
Ｆ、２０の出力端子２４、第２のＤ−Ｆ、Ｆ、２］の出
力端７−２５第３のＤ−Ｆ、Ｆ、２２の出力端子２６、
及び第４のＤ−Ｆ、Ｆ。
力端７−２５第３のＤ−Ｆ、Ｆ、２２の出力端子２６、
及び第４のＤ−Ｆ、Ｆ。
２３の出力端子２７から、クロック入力を各々２分周。
４分周、８分周、及び１６分周した波形がそれぞれ出力
され、整数倍分周された出力結果を得ることができる。
され、整数倍分周された出力結果を得ることができる。
上述した従来の分周回路では、整数倍分周は容易に実現
可能であるが、０．５単位の小数倍分周の実現が不可能
であるという欠点があった。
可能であるが、０．５単位の小数倍分周の実現が不可能
であるという欠点があった。
本発明の目的は前記′ａ題を解決した分周回路を提供す
ることにある。
ることにある。
前記目的を達成するため、本発明に係る分周回路におい
ては、セット入力に基づいてデータをシフトする複数段
のフリップフロップと、セット入力を優先してセット及
びリセット状態に切替わるセット優先フリップフロップ
と、前記複数段のフリップフロップにてシフトされたデ
ータとクロック入力とに基づいて前記セット優先フリッ
プフロップを駆動制御させ、０．５単位で小数倍分周さ
れた波形を出力させる制御回路とを有するものである。
ては、セット入力に基づいてデータをシフトする複数段
のフリップフロップと、セット入力を優先してセット及
びリセット状態に切替わるセット優先フリップフロップ
と、前記複数段のフリップフロップにてシフトされたデ
ータとクロック入力とに基づいて前記セット優先フリッ
プフロップを駆動制御させ、０．５単位で小数倍分周さ
れた波形を出力させる制御回路とを有するものである。
以下、本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示す回路図である。
図において、本発明は６個のＤ型フリップフロップ（以
下、Ｄ−Ｆ、Ｆ、という）３〜８と、 ＮＡＮＤ回路９
゜１１〜１４と、ＡＮＤ回路１５．１６と、ＮＯＴ回路
１０と、セット優先フリップフロップ（以下、Ｒ−ＳＦ
、Ｆ、という）１７とを有している。前記Ｄ−Ｆ、Ｆ、
３〜８はセット（ＳＥＴ）タイプのものである。
下、Ｄ−Ｆ、Ｆ、という）３〜８と、 ＮＡＮＤ回路９
゜１１〜１４と、ＡＮＤ回路１５．１６と、ＮＯＴ回路
１０と、セット優先フリップフロップ（以下、Ｒ−ＳＦ
、Ｆ、という）１７とを有している。前記Ｄ−Ｆ、Ｆ、
３〜８はセット（ＳＥＴ）タイプのものである。
クロック入力端子１からの入力をクロック入力とする第
１から第６のＤ−Ｆ、Ｆ、 ３〜８の第１の出力端子は
第１のＮＡＮＤ回路９の入力端子に接続し、セット入力
端子２は第１から第６のＤ−Ｆ、Ｆ、 ３〜８のセット
入力端子に接続し、第１のＮＡＮＤ回路９の出力端子は
第１のＤ−Ｆ、Ｆ、 ３のデータ入力端子に接続し、第
１のＤ−Ｆ、Ｆ、 ３の第１の出力端子は第２のＤ−Ｆ
、Ｆ、 ４のデータ入力端子に接続し、第２のＤ−Ｆ、
Ｆ。
１から第６のＤ−Ｆ、Ｆ、 ３〜８の第１の出力端子は
第１のＮＡＮＤ回路９の入力端子に接続し、セット入力
端子２は第１から第６のＤ−Ｆ、Ｆ、 ３〜８のセット
入力端子に接続し、第１のＮＡＮＤ回路９の出力端子は
第１のＤ−Ｆ、Ｆ、 ３のデータ入力端子に接続し、第
１のＤ−Ｆ、Ｆ、 ３の第１の出力端子は第２のＤ−Ｆ
、Ｆ、 ４のデータ入力端子に接続し、第２のＤ−Ｆ、
Ｆ。
４の第１の出力端子は第３のＤ−Ｆ、Ｆ、 ５のデータ
入力端子に接続し、第３のＤ−Ｆ、Ｆ、 ５の第１の出
力端子は第４のＤ−Ｆ、Ｆ、 ６のデータ入力端子に接
続し、第４のＤ−Ｆ、Ｆ、 ６の第１の出力端子は第５
のＤ−Ｆ、Ｆ。
入力端子に接続し、第３のＤ−Ｆ、Ｆ、 ５の第１の出
力端子は第４のＤ−Ｆ、Ｆ、 ６のデータ入力端子に接
続し、第４のＤ−Ｆ、Ｆ、 ６の第１の出力端子は第５
のＤ−Ｆ、Ｆ。
７のデータ入力端子に接続し、第５のＤ−Ｆ、Ｆ、 ７
の第１の出力端子は第６のＤ−Ｆ、Ｆ、 ８のデータ入
力端子に接続する。また第１のＤ−Ｆ、Ｆ、 ３の第２
の出力端子とクロック入力端子１は第２のＮＡＮＤ回路
ｌ】の入力端子に接続し、第３のＤ−Ｆ、Ｆ、 ５の第
２の出力端子とクロック入力端子１は第３のＮＡＮＤ回
路１２の入力端子に接続し、クロック入力端子１はＮＯ
Ｔ回路１０の入力端子に接続し、ＮＯＴ回路１０の出力
端子と第４のＤ−Ｆ、Ｆ、 ６の第２の出力端子は第４
のＮＡＮＤ回路１３の入力端子に接続し、ＮＯＴ回路１
０の出力端子と第６のＤ−Ｆ、Ｆ、 ８の第２の出力端
子は第５のＮＡＮＤ回路１４の入力端子に接続し、第２
のＮＡＮＤ回路１１の出力端子と第４のＮＡＮＯ回路１
３の出力端子は第１のＡＮＤ回路１５の入力端子に接続
し、第３のＮＡＮＤ回路１２の出力端子と第５のＮＡＮ
Ｏ回路１４の出力端子とは第２のＡＮＤ回路１６の入力
端子に接続する。また第１のＡＮＤ回路１５の出力端子
はＲ−９Ｆ、Ｆ、１７の第１の入力端子に接続し、第２
のＡＮＤ回路１６の出力端子はＲ−５Ｆ、Ｆ、１７の第
２の入力端子に接続し、Ｒ−ＳＦ、Ｆ、１７の出力端子
を出力端子１８とする。
の第１の出力端子は第６のＤ−Ｆ、Ｆ、 ８のデータ入
力端子に接続する。また第１のＤ−Ｆ、Ｆ、 ３の第２
の出力端子とクロック入力端子１は第２のＮＡＮＤ回路
ｌ】の入力端子に接続し、第３のＤ−Ｆ、Ｆ、 ５の第
２の出力端子とクロック入力端子１は第３のＮＡＮＤ回
路１２の入力端子に接続し、クロック入力端子１はＮＯ
Ｔ回路１０の入力端子に接続し、ＮＯＴ回路１０の出力
端子と第４のＤ−Ｆ、Ｆ、 ６の第２の出力端子は第４
のＮＡＮＤ回路１３の入力端子に接続し、ＮＯＴ回路１
０の出力端子と第６のＤ−Ｆ、Ｆ、 ８の第２の出力端
子は第５のＮＡＮＤ回路１４の入力端子に接続し、第２
のＮＡＮＤ回路１１の出力端子と第４のＮＡＮＯ回路１
３の出力端子は第１のＡＮＤ回路１５の入力端子に接続
し、第３のＮＡＮＤ回路１２の出力端子と第５のＮＡＮ
Ｏ回路１４の出力端子とは第２のＡＮＤ回路１６の入力
端子に接続する。また第１のＡＮＤ回路１５の出力端子
はＲ−９Ｆ、Ｆ、１７の第１の入力端子に接続し、第２
のＡＮＤ回路１６の出力端子はＲ−５Ｆ、Ｆ、１７の第
２の入力端子に接続し、Ｒ−ＳＦ、Ｆ、１７の出力端子
を出力端子１８とする。
第１図に示す分周回路の動作を第２図を用いて説明する
。
。
セット入力端子２から、Ｄ−Ｆ、Ｆ、 ３〜８にセット
信号を入力し、全てのＤ−Ｆ、Ｆ、 ３〜８をセットし
た後、第２図に示すようにクロック入力端子１からクロ
ック信号を入力すると、Ｄ−Ｆ、Ｆ、 ３〜８に初期デ
ータ１０′がシフトされる。ここで、Ｄ−Ｆ、Ｆ、 ３
に注目し、初期データ１０“が１段シフトされた状態を
考えると、 Ｄ−Ｆ、Ｆ、 ３の第２の出力端子は％１
′となり、入力端子１のクロック入力が立ち上がり、′
″１′となると、ＮＡＮＤ回路ｌ回路ｌ力は′″０′と
なる。
信号を入力し、全てのＤ−Ｆ、Ｆ、 ３〜８をセットし
た後、第２図に示すようにクロック入力端子１からクロ
ック信号を入力すると、Ｄ−Ｆ、Ｆ、 ３〜８に初期デ
ータ１０′がシフトされる。ここで、Ｄ−Ｆ、Ｆ、 ３
に注目し、初期データ１０“が１段シフトされた状態を
考えると、 Ｄ−Ｆ、Ｆ、 ３の第２の出力端子は％１
′となり、入力端子１のクロック入力が立ち上がり、′
″１′となると、ＮＡＮＤ回路ｌ回路ｌ力は′″０′と
なる。
こめとき、各々Ｄ−Ｆ、Ｆ、５，６．８の第２の出力が
ＬＯ“となるため、クロック入力にかかわらず、他のＮ
ＡＮＤ回路１２，１３．１４の出力は１１＃どなってい
るので、ＡＮＤ回路Ｉ５の出力は１０１となり、ＡＮＤ
回路１６の出力は％１１となり、Ｒ−５Ｆ、Ｆ、１７の
出力は立ち上がり、出力端子１８に′″１′が出力され
る。
ＬＯ“となるため、クロック入力にかかわらず、他のＮ
ＡＮＤ回路１２，１３．１４の出力は１１＃どなってい
るので、ＡＮＤ回路Ｉ５の出力は１０１となり、ＡＮＤ
回路１６の出力は％１１となり、Ｒ−５Ｆ、Ｆ、１７の
出力は立ち上がり、出力端子１８に′″１′が出力され
る。
次に、Ｄ−Ｆ、Ｆ、 ５に注目し、初期データ′０１が
３段シフトされた状態を考えると、Ｄ−Ｆ、Ｆ、 ５の
第２の出力は１１″となり、入力端子１のクロック入力
が立ち上がり、１１′となると、ＮＡＮＯ回路１２の出
力が１０′となり、他のＮＡＮＤ回路１１，１３，１４
の出力は１１′となっているので、ＡＮＤ回路１６の出
力が１０＃となり、ＡＮＤ回路１５の出力は％１′とな
り、Ｒ−５Ｆ、Ｆ、１７の出力は立ち下がり、出力端子
１８に′０１が出力される。
３段シフトされた状態を考えると、Ｄ−Ｆ、Ｆ、 ５の
第２の出力は１１″となり、入力端子１のクロック入力
が立ち上がり、１１′となると、ＮＡＮＯ回路１２の出
力が１０′となり、他のＮＡＮＤ回路１１，１３，１４
の出力は１１′となっているので、ＡＮＤ回路１６の出
力が１０＃となり、ＡＮＤ回路１５の出力は％１′とな
り、Ｒ−５Ｆ、Ｆ、１７の出力は立ち下がり、出力端子
１８に′０１が出力される。
次に、Ｄ−Ｆ、Ｆ、 ６に注目し、初期データ′″０′
が４段シフトされた状態を考えると、Ｄ−Ｆ、Ｆ、 ６
の第２の出力は１１′となり、入力端子１のクロック入
力が立ち下がり、１１′となると、ＮＡＮＤ回路１３の
出力が′″０′となり、他のＮＡＮＤ回路１１，１２．
１４の出力は′１１“どなっているので、ＡＮＤ回路１
５の出力が′″０１となり、 ＡＮＤ回路１６の出力は
１１′となり、Ｒ−３Ｆ、Ｆ。１７の出力は立ち上がり
、出力端子１８に１１１が出力される。
が４段シフトされた状態を考えると、Ｄ−Ｆ、Ｆ、 ６
の第２の出力は１１′となり、入力端子１のクロック入
力が立ち下がり、１１′となると、ＮＡＮＤ回路１３の
出力が′″０′となり、他のＮＡＮＤ回路１１，１２．
１４の出力は′１１“どなっているので、ＡＮＤ回路１
５の出力が′″０１となり、 ＡＮＤ回路１６の出力は
１１′となり、Ｒ−３Ｆ、Ｆ。１７の出力は立ち上がり
、出力端子１８に１１１が出力される。
次に、またＤ−Ｆ、Ｆ、 ８に注目し、初期データ１０
′が６段シフトされた状態を考えると、Ｄ−Ｆ、Ｆ、
８の第２の出力は′″１′となり、入力端子１のクロッ
ク入力が立ち下がり、′″１′となると、ＮＡＮＤ回路
１４の出力が１０′となり、他のＮＡＮＤ回路１１，１
２，１３の出力は１１′となっているので、ＡＮＤ回路
１６の出力が１０′となり、ＡＮＤ回路１５の出力は１
１′となり、Ｒ−５Ｆ、Ｆ。
′が６段シフトされた状態を考えると、Ｄ−Ｆ、Ｆ、
８の第２の出力は′″１′となり、入力端子１のクロッ
ク入力が立ち下がり、′″１′となると、ＮＡＮＤ回路
１４の出力が１０′となり、他のＮＡＮＤ回路１１，１
２，１３の出力は１１′となっているので、ＡＮＤ回路
１６の出力が１０′となり、ＡＮＤ回路１５の出力は１
１′となり、Ｒ−５Ｆ、Ｆ。
１７の出力は立ち下がり、出力端子１８に％ ＯＩＩが
出力される。
出力される。
以上のような動作を繰り返しＲ−５Ｆ、Ｆ、１７をＳＥ
Ｔ及びＲＩＥＳＩＥＴ状態にすることにより、３．５分
周された波形を得ることができる。
Ｔ及びＲＩＥＳＩＥＴ状態にすることにより、３．５分
周された波形を得ることができる。
以上説明したように本発明はクロック入力とシフトされ
たデータを用いて、Ｒ−３Ｆ、Ｆ、を動作させることに
より、クロック入力を３．５分周した出力波形を得るこ
とができ、従って０．５単位の小数倍分周を容易に実現
することができる効果がある。
たデータを用いて、Ｒ−３Ｆ、Ｆ、を動作させることに
より、クロック入力を３．５分周した出力波形を得るこ
とができ、従って０．５単位の小数倍分周を容易に実現
することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作を示すタイムチャート、第３図は従来のパワー
オンリセット回路を示す回路図。 第４図は第３図の動作を示すタイムチャートである。 １・・・クロック入力端子 ２・・・セット入力端子３
、／１，５，６，７，８・・・Ｄ−Ｆ、Ｆ、 （Ｓｌ汀
タイプ）１０・・・Ｎ０７回路 ９，１１．．
１２，１３．１４・・・ＮＡＮＤ回路１５．１６・・・
ＡＮＤ回路 １７・・・Ｒ−５Ｆ、）’。 １８・・・出力端子 廷じ−
図の動作を示すタイムチャート、第３図は従来のパワー
オンリセット回路を示す回路図。 第４図は第３図の動作を示すタイムチャートである。 １・・・クロック入力端子 ２・・・セット入力端子３
、／１，５，６，７，８・・・Ｄ−Ｆ、Ｆ、 （Ｓｌ汀
タイプ）１０・・・Ｎ０７回路 ９，１１．．
１２，１３．１４・・・ＮＡＮＤ回路１５．１６・・・
ＡＮＤ回路 １７・・・Ｒ−５Ｆ、）’。 １８・・・出力端子 廷じ−
Claims (1)
- （１）セット入力に基づいてデータをシフトする複数段
のフリップフロップと、セット入力を優先してセット及
びリセット状態に切替わるセット優先フリップフロップ
と、前記複数段のフリップフロップにてシフトされたデ
ータとクロック入力とに基づいて前記セット優先フリッ
プフロップを駆動制御させ、０．５単位で小数倍分周さ
れた波形を出力させる制御回路とを有することを特徴と
する分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27907688A JPH02125527A (ja) | 1988-11-04 | 1988-11-04 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27907688A JPH02125527A (ja) | 1988-11-04 | 1988-11-04 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125527A true JPH02125527A (ja) | 1990-05-14 |
Family
ID=17606080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27907688A Pending JPH02125527A (ja) | 1988-11-04 | 1988-11-04 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7734001B2 (en) | 2004-02-09 | 2010-06-08 | Nec Electronics Corporation | Fractional frequency divider circuit and data transmission apparatus using the same |
-
1988
- 1988-11-04 JP JP27907688A patent/JPH02125527A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7734001B2 (en) | 2004-02-09 | 2010-06-08 | Nec Electronics Corporation | Fractional frequency divider circuit and data transmission apparatus using the same |
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