JPS639687B2 - - Google Patents

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JPS639687B2
JPS639687B2 JP56074403A JP7440381A JPS639687B2 JP S639687 B2 JPS639687 B2 JP S639687B2 JP 56074403 A JP56074403 A JP 56074403A JP 7440381 A JP7440381 A JP 7440381A JP S639687 B2 JPS639687 B2 JP S639687B2
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JP
Japan
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analog
shift register
counter
output voltage
circuit
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JP56074403A
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JPS57190424A (en
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Hiroshi Morito
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NEC Corp
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Nippon Electric Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/3565Bistables with hysteresis, e.g. Schmitt trigger
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54Ring counters, i.e. feedback shift register counters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/2893Bistables with hysteresis, e.g. Schmitt trigger
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 本発明はカウンタに関し特にアナログシフトレ
ジスタを用いたカウンタに関する。
カウンタはパルスの計数あるいは周波数の分周
などのように基本的な電子回路あるいは装置とし
て重要なものである。
このカウンタは従来、フリツプフロツプなどか
ら成るデイジタルシフトレジスタを用いたものが
良く知られているが、アナログシフトレジスタを
用いたものは余り知られていない。
最近に至り、CCD(チヤージ カツプルド デ
バイス,Charge Coupled Device),BBD(バケ
ツト ブリガアド デバイス,Bucket Brigade
Device)等のいわゆる電荷転送デバイスなどを
用いたアナログシフトレジスタが盛んに用いられ
るようになつている。
そこで、カウンタとしてもデイジタルシフトレ
ジスタの代りにこれらのアナログシフトレジスタ
を用いアナログカウンタを作ることが容易に考え
られる。
第1図に示すブロツク図はこのようにして考え
られたアナログカウンタの一例を示すものであ
る。この図で1′はL0段の電荷転送を行うCCD
(図ではL0=12の場合を示してある)で、2は
CCDの出力を反転してCCDに加えるためのイン
バータ、φ,はCCDのクロツクパルス、3は
出力端子である。アナログシフトレジスタ1′の
シフト段数をL0(正の整数),クロツクパルスの
相数をPとすると、このカウンタの分周比N0
1出力パルス当りの1相当りの入力クロツクパル
スの数として次式で与えられる。
N0=P/2×L0 ……(1) これより第2図に示したカウンタの分周比は1/12
が得られる。
すなわち、このカウンタで大きな分周比のもの
を得ようとすると大きな段数のアナログシフトレ
ジスタを用いる必要があり、そのような素子の入
手に困難を感じるとか、たとえ入手できたとして
も高価であるとかの問題がある。そこで段数のあ
まり大きくない通常の素子を用いて大きな分周比
のカウンタを得ることが要望されるに至つた。
本発明の目的はかゝる要望を満足するところの
アナログシフトレジスタを用いたカウンタを提供
することにある。
本発明のカウンタはアナログシフトレジスタと
該アナログシフトレジスタの出力を入力とするア
ナログ加算器及びヒステリシス回路と、該ヒステ
リシス回路の出力を前記アナログ加算器へ入力す
る入力手段と、前記アナログ加算器の出力を前記
アナログシフトレジスタへ入力する入力手段とを
含んで構成される。
又、実施態様によれば本発明のカウンタは前記
ヒステリシス回路の出力を直接前記アナログ加算
器へ入力し、該アナログ加算器の出力を直接前記
アナログシフトレジスタへ入力することから成つ
ている。
なお又、実施態様によれば本発明のカウンタは
前記アナログ加算器への入力手段としてシフトレ
ジスタを具え、前記アナログシフトレジスタへの
入力手段としてリミツタ回路を具えることから成
つている。
以下図面を用い本発明のカウンタについて詳し
く説明する。
第2図は本発明の第1の実施例であるカウンタ
の構成を示すブロツク図である。なお、この図で
第1図に示した従来例と同じものについては同一
参照数字・記号を用いてある。
例えば、CCDから成るアナログレジスタ1
(シフト段数L1=6とする。)と、このアナログ
シフトレジスタ1の出力を入力とするアナログ加
算器4及びヒステリシス回路5と、このヒステリ
シス回路5の出力をアナログ加算器へ入力する入
力手段としての接続線6と、アナログ加算器4の
出力をアナログシフトレジスタ1へ入力する入力
手段としての接続線7とを含んでこのカウンタは
構成されている。
第3図a及びbはヒステリシス回路5の一例と
してシユミツト回路の回路図とその特性図を示し
たものである。
入力信号電圧VIを上げて行つた場合ある一定
値VIH(高レベル閾値電圧という)に達するまで
は、出力電圧VOは一定値VOLなる低レベルに止ま
り、VIがVIHに達するとVOは一定値VOHなる高レ
ベルに跳躍しVIがVIH以上ではこの値を保持す
る。次に、VIを下げて来るとVIH以下になつても
高レベルのVOHを保持しつづけある一定値VIL(低
レベル閾値電圧という)に達して初めて低レベル
のVOLになり以後この値を保持する。
両閾値電圧の差電圧VFはヒステリシス幅であ
る。すなわち、ヒステリシス回路は両閾値電圧間
の入力信号電圧に対して高レベル及び低レベルの
2値の出力電圧を持つという特性を有している。
第4図はアナログ加算器4の一例の回路ブロツ
ク図である。この図で、8,9は演算増幅器、I1
はアナログシフトレジスタ1の出力電圧を加える
入力端子、I2はヒステリシス回路5の出力電圧を
加える入力端子、10はアナログ加算器4の出力
端子である。
いま、演算増幅器9の回路において、抵抗R11
=R12,R10=R13とし、 R10/R11=2/VOH−VOL・VF/M ……(2) たゞし、Mは正の整数で分割指数と呼ぶことに
する。
さらに演算増幅器9の正入力端子には抵抗
R12,R13を介して次式で与えられるVAなる固定
バイアス電圧をかけておく。
VA=VOH+VOL/2 ……(3) かくして演算増幅器9の出力電圧VBは、入力端
子I2への入力電圧VI2としてのヒステリシス回路
5の出力電圧がVOLかVOHにしたがつて次式のよ
うになる。
{VB=VF/M(VI2=VOLに対して) =(−)VF/M(VI2=VOHに対して)} ……(4) こゝで、抵抗R6=R7=R8=R9とすれば、演算
増幅器8の出力電圧VCは、アナログシフトレジ
スタ1の出力から入力端子I1に加えられる入力電
圧をVI1として次式で与えられる。
{VC=VI1+VF/M(VI2=VOLに対して) =VI1−VF/M(VI2=VOHに対して)} ……(5) 次に以上の説明をもととし更に第5図に示すタ
イムチヤートを参照してカウンタとしての動作に
ついて説明する。
説明のしやすさのために、アナログシフトレジ
スタ1のシフト段数L1を6,ヒステリシス回路
5のヒステリシス幅VFの分割指数Mを2,VF
2(v)とし、アナログシフトレジスタ1は初め
に0(v)にリセツトしてあるものとする。なお、
回路動作をより安定にするために、VFの分割は
第3図bに示すように入力電圧VIの下限値はVIL
より上限値はVIHよりもそれぞれ僅か高めに設定
すると良い。
分周さるべき周波数のクロツクパルスφとそれ
に対応してとが第5図a,bに示すようにアナ
ログシフトレジスタ1に加えられたとすると、レ
ジスタ1の出力電圧VI1は、φ,のパルスが合
せて6個までは0(v)であるので(同図c参
照)、ヒステリシス回路5の出力電圧VI2はVOL
なり(同図d参照)、加算器4の出力電圧VCは(5)
式より、1(v)になる。(同図e参照)。
引続いて7個目のパルスが加えられると、レジ
スタ1の出力電圧は1(v)になるが、ヒステリ
シス回路5の出力電圧は依然としてVOLのままで
あり、加算器4の出力電圧は2(v)となりこの
状態が12個目のパルスまで保持される。引続い
て、13個目のパルスが加えられると、レジスタ1
の出力電圧は2(v)になり、これに対応してヒ
ステリシス回路5の出力電圧VOHに跳躍する結
果、加算器4の出力電圧は(5)式にしたがい1(v)
となり、この状態が18個目のパルスまで保持され
る。
引続いて19個目のパルスが加えられると、レジ
スタ1の出力電圧は1(v)になるが、ヒステリ
シス回路5の出力電圧は依然としてVOHのままで
あるので加算器4の出力電圧は(5)式にしたがい0
(v)となり、この状態が24個目のパルスまで保
持される。更に引続いて25個目のパルスが加えら
れるとレジスタ1の出力電圧は0(v)に戻り、
ヒステリシス回路の出力電圧はVOLに、加算器4
の出力電圧は1(v)と初めの状態に戻ることに
なる。
したがつて第5図aの入力クロツクパルスφと
出力端子3に現れる同図dのパルスとを比較する
とこのカウンタの分周比は1/12になつていること
が分る。
この関係はレジスタ1のシフト段数LI及びヒス
テリシス回路5のヒステリシス幅VFの分割指数
Mの値を大きくして行つても変りないので、この
一実施例のカウンタの分周比N1は一般的に次式
で与えられる。
N1=P/2×L1×M ……(6) (6)式と前述の従来技術によるカウンタの分周比
N0を与える(1)式とを比較すると、 L0=L1×M ……(7) となる。すなわち、この一実施例のカウンタに用
いるアナログシフトレジスタ1のシフト段数L1
は、従来技術のカウンタで必要とした段数L0
1/Mで良いことになる。この実施例では1/2に
なつている。したがつて、この一実施例のカウン
タでは段数のあまり大きくない通常のアナログレ
ジスタを用いて容易に大きな分周比を有するカウ
ンタを得ることができる。
なお、前述の説明において用いた第3図に示し
たヒステリシス回路5及び第4図に示したアナロ
グ加算器4の回路は何もこれに限るわけではな
く、要はアナログ加算器4の出力電圧VCが、ヒ
ステリシス回路5の出力電圧VI2が低レベル
(VOL)か高レベル(VOH)かに応じて、 VC=VI1±V0 ……(7) を満すものであれば良いわけで他の回路を用いる
ことができる。(V0は一定の電圧値)例えばヒス
テリシス回路5としてその出力電圧が±V0にに
なる回路を用いれば加算器4の入力回路はバイア
ス電圧VAは不要となるのでより簡単となる。
こゝで、これまで説明してきた一実施例のカウ
ンタの分周比N1を検討してみると、(6)式に示す
ようにP,L1,Mはいずれも正の整数であるた
めに素数を分周比としてとれないことが分る。
すなわち分周比として素数を必要としない場合
は第2図に示した第1の実施例のカウンタで十分
であり、かつ簡単な回路で得られるという特長を
有しているが、素数を含めて任意の数の分周比が
得られないという問題点を有している。
そこで、本発明の第2の実施例として上述のこ
の問題点を解決し任意の数の分周比が得られるよ
うにしたカウンタについて説明する。第6図に、
その回路ブロツク図を示す。この図で11はシフ
トレジスタ、12はリミツタ回路である。
すなわち、この実施例のカウンタが前述の第1
の実施例のカウンタと異る点は、ヒステリシス回
路5の出力をアナログ加算器4へ入力する手段と
してシフトレジスタ9を具え、アナログ加算器4
の出力をアナログレジスタ1へ入力する入力手段
としてリミツタ回路12を具えていることであ
る。
このシフトレジスタ9はシフト段数X(正の整
数)のものであれば良く必ずしもアナログシフト
レジスタである必要は無くデイジタルシフトレジ
スタでも良い。但し、デイジタルシフトレジスタ
を用いる場合には、例えばヒステリシス回路5の
出力電圧が低レベル(VOL)の場合は“1”,高
レベル(VOH)の場合は“0”の論理動作に応じ
て加算器4の出力電圧VCが前述の(7)式で得られ
るようにする必要がある。又、リミツタ回路12
は加算器4の出力電圧をある定められた範囲内の
値に制限するものであり、シフトレジスタ11及
びリミツタ回路12は従来技術を用い容易に作る
ことができる。
次に第7図に示すタイムチヤートを参照して、
このカウンタの動作を説明する。説明のしやすさ
のために、シフトレジスタ11としてはアナログ
シフトレジスタを用いそのシフト段数Xは2と
し、レジスタ1と同じクロツクパルスφ,を加
える。又、リミツタ回路12の制限電圧は(+)
2(v)より上及び0(v)未満とし、その他は前
述の第1の実施例の場合と同じとする。
第7図のタイムチヤートで、a,bはクロツク
パルスであり、cはアナログシフトレジスタ1の
出力電圧VI1,dはヒステリシス回路5の出力電
圧V′I2,eはシフトレジスタ11の出力電圧で加
算器4のI2への出力電圧VI2,fは加算器4の出
力電圧VC,gはリミツタ回路12の出力電圧V′C
を示す。これと第5図に示した第1の実施例のカ
ウンタのタイムチヤートと比較してみると、この
第2の実施例の場合には、シフトレジスタ11の
挿入によりヒステリシス回路5の出力電圧が1ク
ロツクパルス分だけシフトされて加算器4に加え
られるためにヒステリシス回路5の出力電圧の
VOL→VOH,VOH→VOLへの跳躍が1クロツクパル
ス分だけ遅れ(第7図e参照)、加算器4の出力
電圧としては13個目のパルスで(+)3(v)と
なり、26個目のパルスでは(−)1(v)となつ
てしまう(第7図f参照)、そこでこの出力電圧
はリミツタ回路12により0(v)〜2(v)に制
限されて(第7図g参照)アナログレジスタ1に
加えられる結果その出力電圧は第7図cに示すよ
うになる。
そこで、第7図aに示すクロツクパルスと出力
端子3(シフトレジスタ11の出力)に現われる
同図eのパルスとを比較するとこのカウンタの分
周比は1/13になつていることが分る。すなわち第
1の実施例の場合は1/12であつたので、、1だけ
分周比が上つたことになり第1の実施例では得る
ことのできなかつた素数の分周比が得られたこと
になる。
この第2の実施例の分周比N2は、アナログシ
フトレジスタ1のシフト段数をL1,分割指数を
M,シフトレジスタ11のシフト段数をXとする
と一般的に次式で与えられる。
N2=P/(2×L1×M)+X ……(8) すなわち第2の実施例のカウンタの分周比はシ
フトレジスタ11のシフト段数Xの値を適当に選
ぶことにより素数を含む任意の分周比を得ること
ができる。
なお、前述の第1の実施例及び第2の実施例で
は、出力端子3はヒステリシス回路5あるいはシ
フトレジスタ11の出力からとつているが、なに
もこれに限るわけではなく波形整形回路などの適
当な回路を付加することにより例えばアナログレ
ジスタ1の出力など他の端子にすることができ
る。
なお又、本発明のカウンタは前述の第1及び第
2の実施例に限られるわけではなく、要はアナロ
グシフトレジスタ1の直接の出力電圧VI1と、ヒ
ステリシス回路5を通しある一定時間(0を含
む)シフトさせた出力電圧VI2をアナログ加算器
4に加えその出力電圧VCとして VC=VI1±V0 ……(7) を満たすものであれば良いわけで他の適当な回路
を用いてもでき上ることは言うまでもない。
また、これまでの説明ではアナログシフトレジ
スタとしてCCDを用いたがBBDのような他のア
ナログシフトレジスタでも良いことはもち論であ
る。
以上詳しく説明したように本発明のカウンタ
は、従来のアナログシフトレジスタに加えてヒス
テリシス回路による分周を併用しているので、従
来、大きな段数のアナログシフトレジスタを必要
とするため実用化が困難であつた大きな分周比を
有するカウンタを、段数のあまり大きくない通常
のアナログレジスタを用いて容易に実用化するこ
とができ、その効果は大である。
【図面の簡単な説明】
第1図は一従来例のカウンタの回路ブロツク
図、第2図は本発明の第1の実施例のカウンタの
回路ブロツク図、第3図a,b及び第4図はそれ
ぞれ第1の実施例のカウンタに用いられるヒステ
リシス回路の一例を示す回路図と特性図及びアナ
ログ加算器の一例を示す回路図、第5図は第1の
実施例のカウンタの動作を説明するためのタイム
チヤート、第6図及び第7図はそれぞれ本発明の
第2の実施例のカウンタの回路ブロツク図及びそ
の動作を説明するためのタイムチヤートである。 1,1′……アナログシフトレジスタ、2……
インバータ、3……出力端子、4……アナログ加
算器、5……ヒステリシス回路、6,7……接続
線、8,9……演算増幅器、10……出力端子、
11……シフトレジスタ、12……リミツタ回
路、I1,I2……入力端子、φ,……クロツクパ
ルス、Q1,Q2……トランジスタ、R1〜R13……抵
抗。

Claims (1)

  1. 【特許請求の範囲】 1 アナログシフトレジスタと該アナログシフト
    レジスタの出力を入力とするアナログ加算器及び
    ヒステリシス回路と、該ヒステリシス回路の出力
    を前記アナログ加算器へ入力する入力手段と、前
    記アナログ加算器の出力を前記アナログシフトレ
    ジスタへ入力する入力手段とを含むことを特徴と
    するカウンタ。 2 前記ヒステリシス回路の出力を直接前記アナ
    ログ加算器へ入力し、該アナログ加算器の出力を
    直接前記アナログシフトレジスタへ入力すること
    を特徴とする特許請求の範囲第1項に記載のカウ
    ンタ。 3 前記アナログ加算器への入力手段としてシフ
    トレジスタを具え、前記アナログシフトレジスタ
    への入力手段としてリミツタ回路を具えて成るこ
    とを特徴とする特許請求の範囲第1項に記載のカ
    ウンタ。
JP56074403A 1981-05-18 1981-05-18 Counter Granted JPS57190424A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP56074403A JPS57190424A (en) 1981-05-18 1981-05-18 Counter
US06/756,566 US4573178A (en) 1981-05-18 1985-07-18 Counter employing feedback shift register controlling hysteresis circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56074403A JPS57190424A (en) 1981-05-18 1981-05-18 Counter

Publications (2)

Publication Number Publication Date
JPS57190424A JPS57190424A (en) 1982-11-24
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2692843B2 (ja) * 1988-03-31 1997-12-17 株式会社東芝 除算器
US7280253B2 (en) * 2002-08-09 2007-10-09 Xerox Corporation System for identifying low-frequency halftone screens in image data

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2846670A (en) * 1955-03-29 1958-08-05 Sperry Rand Corp Scale of n counter
US4348597A (en) * 1980-05-27 1982-09-07 Weber Harold J Latchup resistant pseudorandom binary sequence generator

Also Published As

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JPS57190424A (en) 1982-11-24
US4573178A (en) 1986-02-25

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