JP2769777B2 - パルス幅変調信号のディジタル信号への復調回路 - Google Patents
パルス幅変調信号のディジタル信号への復調回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、変調度が１／３〜２／
３の間にあるパルス幅変調信号を２進ディジタル信号に
復調するための復調回路に関するものである。
３の間にあるパルス幅変調信号を２進ディジタル信号に
復調するための復調回路に関するものである。
【０００２】
【従来の技術】近年、一般電話回線を用いて映像信号等
を含む種々のデータがパルス幅変調信号により伝送され
ている。そして、一般電話回線を用いるために、パルス
幅変調信号の有する占有帯域は、狭いことが望ましく、
変調度が１／２であれば最も占有帯域が狭いことが知ら
れている。そこで、変調度１／２を中心として変調度が
所定範囲で変化するパルス幅変調信号が、一般的に利用
されている。
を含む種々のデータがパルス幅変調信号により伝送され
ている。そして、一般電話回線を用いるために、パルス
幅変調信号の有する占有帯域は、狭いことが望ましく、
変調度が１／２であれば最も占有帯域が狭いことが知ら
れている。そこで、変調度１／２を中心として変調度が
所定範囲で変化するパルス幅変調信号が、一般的に利用
されている。
【０００３】また、伝送されたパルス幅変調信号は、適
宜な復調回路により、変調度に応じた２進ディジタル信
号に変換される。
宜な復調回路により、変調度に応じた２進ディジタル信
号に変換される。
【０００４】
【発明が解決しようとする課題】従来のパルス幅変調信
号を２進ディジタル信号に復調する復調回路にあって
は、変調度に対応させて２進ディジタル信号を出力する
のみであり、パルス幅変調信号の誤りを検出するもので
ない。そして、復調された２進ディジタル信号のグルー
プにより、始めて誤り検出が可能であり、誤りが検出さ
れるとグループ全体としての複数の伝送信号が失われる
こととなる。
号を２進ディジタル信号に復調する復調回路にあって
は、変調度に対応させて２進ディジタル信号を出力する
のみであり、パルス幅変調信号の誤りを検出するもので
ない。そして、復調された２進ディジタル信号のグルー
プにより、始めて誤り検出が可能であり、誤りが検出さ
れるとグループ全体としての複数の伝送信号が失われる
こととなる。
【０００５】そこで、パルス幅変調信号の誤りを１つの
パルス幅復調信号毎に検出できれば、誤ったパルス幅変
調信号のみを伝送信号群から捨てれば良く、失われた伝
送信号が少なくて良い。
パルス幅復調信号毎に検出できれば、誤ったパルス幅変
調信号のみを伝送信号群から捨てれば良く、失われた伝
送信号が少なくて良い。
【０００６】本発明は、かかる事情に鑑みてなされたも
ので、１／３〜２／３以外の変調度のパルス幅復調信号
は誤りであるとして２進ディジタル信号に復調せず、１
／３〜２／３の変調度のものだけを２進ディジタル信号
に復調するようにしたパルス幅変調信号のディジタル信
号への復調回路を提供することを目的とする。
ので、１／３〜２／３以外の変調度のパルス幅復調信号
は誤りであるとして２進ディジタル信号に復調せず、１
／３〜２／３の変調度のものだけを２進ディジタル信号
に復調するようにしたパルス幅変調信号のディジタル信
号への復調回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明のパルス幅変調信号のディジタル信号への
復調回路は、１／３〜２／３の変調度のパルス幅変調信
号のみをＮビットの２進ディジタル信号に復調する復調
回路であって、前記パルス幅変調信号の伝送周波数の２
Ｎ×３倍の周波数のパルスを発振させる発振器と、この
パルスが入力として与えられ前記パルス幅変調信号が与
えられている期間だけ前記パルスを通過させるゲート回
路と、このゲート回路を通過したパルスが与えられ（Ｎ
＋１）桁以上の２進のカウンタと、前記パルス幅変調信
号が与えられその立ち上がりエッヂを検出する毎に前記
カウンタの計数値をクリアするエッヂ検出回路と、前記
カウンタのＮ桁までの出力が与えられるラッチ回路と、
前記カウンタの（Ｎ＋１）桁以上の出力と前記パルス幅
変調信号から前記カウンタの計数値が２Ｎ〜２Ｎ＋１−
１の間に前記パルス幅変調信号が立ち下がると前記ラッ
チ回路にラッチ信号を与えるとともに前記カウンタの計
数値が２Ｎ〜２Ｎ＋１−１以外の間に前記パルス幅変調
信号が立ち下がると前記ラッチ回路にラッチ信号を与え
ない論理回路と、を備え、前記ラッチ回路のラッチ動作
により前記カウンタのＮ桁までの出力を前記２進ディジ
タル信号として出力するように構成されている。
めに、本発明のパルス幅変調信号のディジタル信号への
復調回路は、１／３〜２／３の変調度のパルス幅変調信
号のみをＮビットの２進ディジタル信号に復調する復調
回路であって、前記パルス幅変調信号の伝送周波数の２
Ｎ×３倍の周波数のパルスを発振させる発振器と、この
パルスが入力として与えられ前記パルス幅変調信号が与
えられている期間だけ前記パルスを通過させるゲート回
路と、このゲート回路を通過したパルスが与えられ（Ｎ
＋１）桁以上の２進のカウンタと、前記パルス幅変調信
号が与えられその立ち上がりエッヂを検出する毎に前記
カウンタの計数値をクリアするエッヂ検出回路と、前記
カウンタのＮ桁までの出力が与えられるラッチ回路と、
前記カウンタの（Ｎ＋１）桁以上の出力と前記パルス幅
変調信号から前記カウンタの計数値が２Ｎ〜２Ｎ＋１−
１の間に前記パルス幅変調信号が立ち下がると前記ラッ
チ回路にラッチ信号を与えるとともに前記カウンタの計
数値が２Ｎ〜２Ｎ＋１−１以外の間に前記パルス幅変調
信号が立ち下がると前記ラッチ回路にラッチ信号を与え
ない論理回路と、を備え、前記ラッチ回路のラッチ動作
により前記カウンタのＮ桁までの出力を前記２進ディジ
タル信号として出力するように構成されている。
【０００８】
【作 用】パルス幅変調信号の変調度、すなわちパルス
幅に対応して、カウンタの計数値が出力される。そこ
で、パルス幅変調信号が立ち下がるときのカウンタの計
数値が、１／３〜２／３の変調度に対応する所定の範囲
内にあれば、論理回路により、カウンタのＮ桁までの出
力がラッチ回路でラッチされて２進ディジタル信号とし
て出力される。パルス幅変調信号が立ち下がるときの計
数値が所定の範囲内になければ、論理回路はラッチ回路
をラッチさせることなく、２進ディジタル信号が出力さ
れない。
幅に対応して、カウンタの計数値が出力される。そこ
で、パルス幅変調信号が立ち下がるときのカウンタの計
数値が、１／３〜２／３の変調度に対応する所定の範囲
内にあれば、論理回路により、カウンタのＮ桁までの出
力がラッチ回路でラッチされて２進ディジタル信号とし
て出力される。パルス幅変調信号が立ち下がるときの計
数値が所定の範囲内になければ、論理回路はラッチ回路
をラッチさせることなく、２進ディジタル信号が出力さ
れない。
【０００９】
【実施例】以下、本発明の実施例を、図１ないし図３を
参照して説明する。図１は、本発明のパルス幅変調信号
のディジタル信号への復調回路の一実施例のブロック回
路図であり、図２は、図１の論理回路を変更したブロッ
ク回路図であり、図３は、動作を説明するためのタイム
チャートである。
参照して説明する。図１は、本発明のパルス幅変調信号
のディジタル信号への復調回路の一実施例のブロック回
路図であり、図２は、図１の論理回路を変更したブロッ
ク回路図であり、図３は、動作を説明するためのタイム
チャートである。
【００１０】図１において、パルス幅変調信号が与えら
れる入力端子１０がゲート回路としてのアンド回路１２
の一方の入力端とエッヂ検出回路１４およびノア回路１
６の一方の入力端にそれぞれ接続される。アンド回路１
２の他方の入力端に、パルス幅変調信号の伝送周波数の
２N×３倍の周波数のパルスを発振する発振器１８の出
力端が接続される。ここでＮは、出力させる２進ディジ
タル信号のビット数である。例えば、６ビットの２進デ
ィジタル信号を出力させるならば、Ｎ＝６であり、パル
スの周波数はパルス幅変調信号の伝送周波数の１９２倍
である。そして、アンド回路１２の出力端が、（Ｎ＋
２）桁、例えば８桁、の２進のカウンタ２０の入力端に
接続される。また、エッヂ検出回路１４は、パルス幅変
調信号の立ち上がりエッヂを検出し、その出力端がカウ
ンタ２０のリセット端子に接続される。カウンタ２０の
Ｎ桁、例えば６桁、までの出力端はラッチ回路２２に接
続され、このラッチ回路２２の出力端が２進ディジタル
信号の出力端子２４に接続される。また、カウンタ２０
の（Ｎ＋１）桁、例えば７桁、の出力端がナンド回路２
６の一方の入力端に接続され、（Ｎ＋２）桁、例えば８
桁、の出力端がインバータ２８を介してナンド回路２６
の他方の入力端に接続される。ナンド回路２６の出力端
がノア回路１６の他方の入力端に接続され、その出力端
がラッチ回路２２のラッチ信号入力端に接続される。な
お、ノア回路１６とナンド回路２６およびインバータ２
８により論理回路が形成されている。
れる入力端子１０がゲート回路としてのアンド回路１２
の一方の入力端とエッヂ検出回路１４およびノア回路１
６の一方の入力端にそれぞれ接続される。アンド回路１
２の他方の入力端に、パルス幅変調信号の伝送周波数の
２N×３倍の周波数のパルスを発振する発振器１８の出
力端が接続される。ここでＮは、出力させる２進ディジ
タル信号のビット数である。例えば、６ビットの２進デ
ィジタル信号を出力させるならば、Ｎ＝６であり、パル
スの周波数はパルス幅変調信号の伝送周波数の１９２倍
である。そして、アンド回路１２の出力端が、（Ｎ＋
２）桁、例えば８桁、の２進のカウンタ２０の入力端に
接続される。また、エッヂ検出回路１４は、パルス幅変
調信号の立ち上がりエッヂを検出し、その出力端がカウ
ンタ２０のリセット端子に接続される。カウンタ２０の
Ｎ桁、例えば６桁、までの出力端はラッチ回路２２に接
続され、このラッチ回路２２の出力端が２進ディジタル
信号の出力端子２４に接続される。また、カウンタ２０
の（Ｎ＋１）桁、例えば７桁、の出力端がナンド回路２
６の一方の入力端に接続され、（Ｎ＋２）桁、例えば８
桁、の出力端がインバータ２８を介してナンド回路２６
の他方の入力端に接続される。ナンド回路２６の出力端
がノア回路１６の他方の入力端に接続され、その出力端
がラッチ回路２２のラッチ信号入力端に接続される。な
お、ノア回路１６とナンド回路２６およびインバータ２
８により論理回路が形成されている。
【００１１】また、図２を参照して論理回路の変更例に
つき説明する。２進のカウンタ２０は、（Ｎ＋１）桁で
あり、Ｎ桁までの出力端はラッチ回路２２に接続され、
（Ｎ＋１）桁の出力端が、インバータ３０を介してノア
回路１６の他方の入力端に接続されている。なお、ノア
回路１６とインバータ３０により論理回路が形成されて
いる。
つき説明する。２進のカウンタ２０は、（Ｎ＋１）桁で
あり、Ｎ桁までの出力端はラッチ回路２２に接続され、
（Ｎ＋１）桁の出力端が、インバータ３０を介してノア
回路１６の他方の入力端に接続されている。なお、ノア
回路１６とインバータ３０により論理回路が形成されて
いる。
【００１２】かかる構成において、図３を参照して図１
のブロック回路の動作を説明する。説明の便宜上から以
下Ｎ＝６として説明する。まず、図３（ｉ）のごとくパ
ルス幅変調信号（ａ）の変調度が１／３未満であれば、
立ち下がりのときのカウンタ２０の計数値は２６未満で
あり、７桁の出力（ｃ）および８桁の出力（ｄ）は、と
もに“Ｌ”であり、ナンド回路２６の出力（ｅ）は
“Ｈ”である。そこで、パルス幅変調信号が立ち下がっ
ても、ノア回路１６の出力（ｆ）は“Ｌ”のままであ
る。したがって、論理回路からはラッチ信号が出力され
ず、ラッチ回路２２はラッチ動作をせず、出力端子２４
にディジタル信号は出力されない。なお、図３（ｂ）
は、パルス幅変調信号の立ち上がりエッヂでエッヂ検出
回路１４から出力され、出力毎に２進のカウンタ２０の
計数値がクリアされるクリア信号である。
のブロック回路の動作を説明する。説明の便宜上から以
下Ｎ＝６として説明する。まず、図３（ｉ）のごとくパ
ルス幅変調信号（ａ）の変調度が１／３未満であれば、
立ち下がりのときのカウンタ２０の計数値は２６未満で
あり、７桁の出力（ｃ）および８桁の出力（ｄ）は、と
もに“Ｌ”であり、ナンド回路２６の出力（ｅ）は
“Ｈ”である。そこで、パルス幅変調信号が立ち下がっ
ても、ノア回路１６の出力（ｆ）は“Ｌ”のままであ
る。したがって、論理回路からはラッチ信号が出力され
ず、ラッチ回路２２はラッチ動作をせず、出力端子２４
にディジタル信号は出力されない。なお、図３（ｂ）
は、パルス幅変調信号の立ち上がりエッヂでエッヂ検出
回路１４から出力され、出力毎に２進のカウンタ２０の
計数値がクリアされるクリア信号である。
【００１３】また、図３（ｉｉ）のごとく、パルス幅変
調信号（ａ）の変調度が１／３〜２／３であれば、立ち
下がりのときのカウンタ２０の計数値は２６以上で２７
未満であり、７桁の出力（ｃ）は“Ｈ”であり、８桁の
出力（ｄ）は“Ｌ”であり、ナンド回路２６の出力
（ｅ）は“Ｌ”である。そこで、パルス幅変調信号が立
ち下がると同時に、ノア回路１６の出力（ｆ）は“Ｈ”
となる。したがって、論理回路からラッチ信号が出力さ
れ、ラッチ回路２２はラッチ動作を行ない、出力端子２
４に６桁までの出力が２進ディジタル信号（ｇ）として
出力される。
調信号（ａ）の変調度が１／３〜２／３であれば、立ち
下がりのときのカウンタ２０の計数値は２６以上で２７
未満であり、７桁の出力（ｃ）は“Ｈ”であり、８桁の
出力（ｄ）は“Ｌ”であり、ナンド回路２６の出力
（ｅ）は“Ｌ”である。そこで、パルス幅変調信号が立
ち下がると同時に、ノア回路１６の出力（ｆ）は“Ｈ”
となる。したがって、論理回路からラッチ信号が出力さ
れ、ラッチ回路２２はラッチ動作を行ない、出力端子２
４に６桁までの出力が２進ディジタル信号（ｇ）として
出力される。
【００１４】さらに、図３（ｉｉｉ）のごとく、パルス
幅変調信号（ａ）の変調度が２／３以上であれば、立ち
下がりのときのカウンタ２０の計数値は２７以上であ
り、７桁の出力（ｃ）は“Ｌ”であり、８桁の出力
（ｄ）は“Ｈ”であり、ナンド回路２６の出力（ｅ）は
“Ｈ”である。そこで、パルス幅変調信号が立ち下がっ
ても、ノア回路１６の出力（ｆ）は“Ｌ”のままであ
る。したがって、論理回路からはラッチ信号が出力され
ず、ラッチ回路２２はラッチ動作せず、出力端子２４に
ディジタル信号は出力されない。
幅変調信号（ａ）の変調度が２／３以上であれば、立ち
下がりのときのカウンタ２０の計数値は２７以上であ
り、７桁の出力（ｃ）は“Ｌ”であり、８桁の出力
（ｄ）は“Ｈ”であり、ナンド回路２６の出力（ｅ）は
“Ｈ”である。そこで、パルス幅変調信号が立ち下がっ
ても、ノア回路１６の出力（ｆ）は“Ｌ”のままであ
る。したがって、論理回路からはラッチ信号が出力され
ず、ラッチ回路２２はラッチ動作せず、出力端子２４に
ディジタル信号は出力されない。
【００１５】また、図２のブロック回路の動作を説明す
れば、２進のカウンタ２０の７桁の出力（ｃ）は、計数
値が２6未満で“Ｌ”であり、２6以上で２7未満で
“Ｈ”である。２7以上のパルス入力に対してカウンタ
２０は、クリア状態から再び計数を開始し、２7以上の
パルスＭに対して（Ｍ−２7）の計数値として出力され
る。そこで、２7以上で（２7＋２6）未満では、７桁の
出力（ｃ）は“Ｌ”である。なお、パルス入力の数が２
7＋２6、すなわち１９２ではカウンタ２０の７桁の出力
（ｃ）は“Ｈ”となるが、このパルス幅変調信号の変調
度は１であり、実際上で伝送されてくるパルス幅変調信
号としてはあり得ず、無視することができる。そこで、
変調度が１／３〜２／３でのみ７桁の出力（ｃ）は
“Ｈ”であり、これをインバータ３０で反転した出力
（ｅ′）は、図１のナンド回路２６の出力（ｅ）と同じ
となる。したがって、図２に示される論理回路も、図１
の論理回路と同じ作用を奏する。なお、図２のブロック
回路において、８桁以上の２進のカウンタ２０を用いて
も良いことは勿論である。
れば、２進のカウンタ２０の７桁の出力（ｃ）は、計数
値が２6未満で“Ｌ”であり、２6以上で２7未満で
“Ｈ”である。２7以上のパルス入力に対してカウンタ
２０は、クリア状態から再び計数を開始し、２7以上の
パルスＭに対して（Ｍ−２7）の計数値として出力され
る。そこで、２7以上で（２7＋２6）未満では、７桁の
出力（ｃ）は“Ｌ”である。なお、パルス入力の数が２
7＋２6、すなわち１９２ではカウンタ２０の７桁の出力
（ｃ）は“Ｈ”となるが、このパルス幅変調信号の変調
度は１であり、実際上で伝送されてくるパルス幅変調信
号としてはあり得ず、無視することができる。そこで、
変調度が１／３〜２／３でのみ７桁の出力（ｃ）は
“Ｈ”であり、これをインバータ３０で反転した出力
（ｅ′）は、図１のナンド回路２６の出力（ｅ）と同じ
となる。したがって、図２に示される論理回路も、図１
の論理回路と同じ作用を奏する。なお、図２のブロック
回路において、８桁以上の２進のカウンタ２０を用いて
も良いことは勿論である。
【００１６】なお、論理回路は、図１または図２に示さ
れたものに限られず、２進のカウンタ２０の計数値から
パルス幅変調信号の変調度が１／３〜２／３にあるか否
かを判別できれば、いかなる構成であっても良いことは
勿論である。また、復調出力としての２進ディジタル信
号のビット数は６に限られず、適宜に選定すれば良い。
さらに、アンド回路１２に代えて、パルス幅変調信号が
与えられている間に発振器１８からのパルスが２進のカ
ウンタ２０で計数されるいかなる回路構成であっても良
い。
れたものに限られず、２進のカウンタ２０の計数値から
パルス幅変調信号の変調度が１／３〜２／３にあるか否
かを判別できれば、いかなる構成であっても良いことは
勿論である。また、復調出力としての２進ディジタル信
号のビット数は６に限られず、適宜に選定すれば良い。
さらに、アンド回路１２に代えて、パルス幅変調信号が
与えられている間に発振器１８からのパルスが２進のカ
ウンタ２０で計数されるいかなる回路構成であっても良
い。
【００１７】
【発明の効果】以上説明したように、本発明のパルス幅
変調信号のディジタル信号への復調回路は構成されてい
るので、以下のごとき格別な効果を奏する。
変調信号のディジタル信号への復調回路は構成されてい
るので、以下のごとき格別な効果を奏する。
【００１８】請求項１記載のパルス幅変調信号のディジ
タル信号への復調回路にあっては、変調度が１／３未満
または２／３より大きければ、パルス幅変調信号に誤り
があるとして２進ディジタル信号が出力されず、変調度
が１／３〜２／３のものに対応してのみ２進ディジタル
信号が出力される。そこで、伝送信号の誤り検出が１伝
送信号毎になされ、従来の伝送信号群による誤り検出に
比較して、誤りにより捨てられる伝送信号が少なくて良
い。
タル信号への復調回路にあっては、変調度が１／３未満
または２／３より大きければ、パルス幅変調信号に誤り
があるとして２進ディジタル信号が出力されず、変調度
が１／３〜２／３のものに対応してのみ２進ディジタル
信号が出力される。そこで、伝送信号の誤り検出が１伝
送信号毎になされ、従来の伝送信号群による誤り検出に
比較して、誤りにより捨てられる伝送信号が少なくて良
い。
【００１９】また、請求項３記載のものにあっては、請
求項２記載のものに比べて、論理回路の構成が簡単であ
るとともに、２進のカウンタの桁数も１桁少なくても良
く、それだけ安価に製造でき、量産に好適である。
求項２記載のものに比べて、論理回路の構成が簡単であ
るとともに、２進のカウンタの桁数も１桁少なくても良
く、それだけ安価に製造でき、量産に好適である。
【図１】本発明のパルス幅変調信号のディジタル信号へ
の復調回路の一実施例のブロック回路図である。
の復調回路の一実施例のブロック回路図である。
【図２】図１の論理回路を変更したブロック回路図であ
る。
る。
【図３】動作を説明するためのタイムチャートである。
【符号の説明】 １０ 入力端子 １２ アンド回路 １４ エッヂ検出回路 １６ ノア回路 １８ 発振器 ２０ カウンタ ２２ ラッチ回路 ２４ 出力端子 ２６ ナンド回路 ２８，３０ インバータ
フロントページの続き (56)参考文献 特開 平５−122081（ＪＰ，Ａ) 特開 昭61−283223（ＪＰ，Ａ) 特開 平１−277768（ＪＰ，Ａ) 特開 昭60−80786（ＪＰ，Ａ) 実開 平３−114067（ＪＰ，Ｕ) 実開 昭62−121574（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88 H03K 9/08 H04L 25/49 G01R 29/02
Claims (3)
- 【請求項１】 １／３〜２／３の変調度のパルス幅変調
信号のみをＮビットの２進ディジタル信号に復調する復
調回路であって、前記パルス幅変調信号の伝送周波数の
２Ｎ×３倍の周波数のパルスを発振させる発振器と、こ
のパルスが入力として与えられ前記パルス幅変調信号が
与えられている期間だけ前記パルスを通過させるゲート
回路と、このゲート回路を通過したパルスが与えられ
（Ｎ＋１）桁以上の２進のカウンタと、前記パルス幅変
調信号が与えられその立ち上がりエッヂを検出する毎に
前記カウンタの計数値をクリアするエッヂ検出回路と、
前記カウンタのＮ桁までの出力が与えられるラッチ回路
と、前記カウンタの（Ｎ＋１）桁以上の出力と前記パル
ス幅変調信号から前記カウンタの計数値が２Ｎ〜２
Ｎ＋１−１の間に前記パルス幅変調信号が立ち下がると
前記ラッチ回路にラッチ信号を与えるとともに前記カウ
ンタの計数値が２Ｎ〜２Ｎ＋１−１以外の間に前記パル
ス幅変調信号が立ち下がると前記ラッチ回路にラッチ信
号を与えない論理回路と、を備え、前記ラッチ回路のラ
ッチ動作により前記カウンタのＮ桁までの出力を前記２
進ディジタル信号として出力するように構成したことを
特徴とするパルス幅変調信号のディジタル信号への復調
回路。 - 【請求項２】 請求項１記載のパルス幅変調信号のディ
ジタル信号への復調回路において、前記２進のカウンタ
を（Ｎ＋２）桁とし、前記論理回路を、前記カウンタの
（Ｎ＋１）桁の出力をナンド回路の一方の入力端に与え
るとともに（Ｎ＋２）桁の出力をインバータを介して前
記ナンド回路の他方の入力端に与え、このナンド回路の
出力と前記パルス幅変調信号をノア回路にそれぞれ与
え、このノア回路の出力をラッチ信号として前記ラッチ
回路へ与えるように構成したことを特徴とするパルス幅
変調信号のディジタル信号への復調回路。 - 【請求項３】 請求項１記載のパルス幅変調信号のディ
ジタル信号への復調回路において、前記２進のカウンタ
を（Ｎ＋１）桁とし、前記論理回路を、前記カウンタの
（Ｎ＋１）桁の出力をインバータを介してノア回路の一
方の入力端に与え、前記パルス幅変調信号を前記ノア回
路の他方の入力端に与え、前記ノア回路の出力をラッチ
信号として前記ラッチ回路へ与えるように構成したこと
を特徴とするパルス幅変調信号のディジタル信号への復
調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35261993A JP2769777B2 (ja) | 1993-12-28 | 1993-12-28 | パルス幅変調信号のディジタル信号への復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35261993A JP2769777B2 (ja) | 1993-12-28 | 1993-12-28 | パルス幅変調信号のディジタル信号への復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202706A JPH07202706A (ja) | 1995-08-04 |
| JP2769777B2 true JP2769777B2 (ja) | 1998-06-25 |
Family
ID=18425286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35261993A Expired - Lifetime JP2769777B2 (ja) | 1993-12-28 | 1993-12-28 | パルス幅変調信号のディジタル信号への復調回路 |
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| Country | Link |
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| JP (1) | JP2769777B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-12-28 JP JP35261993A patent/JP2769777B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202706A (ja) | 1995-08-04 |
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