JP3323139B2 - Ｆｍ多重復号回路 - Google Patents
Ｆｍ多重復号回路Info
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- H04H40/00—Arrangements specially adapted for receiving broadcast information
- H04H40/18—Arrangements characterised by circuits or components specially adapted for receiving
- H04H40/27—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95
- H04H40/36—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95 specially adapted for stereophonic broadcast receiving
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/1638—Special circuits to enhance selectivity of receivers not otherwise provided for
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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- Stereo-Broadcasting Methods (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＦＭ多重復号回路に
関し、特に検波信号の周期変動に基づくビットずれを補
正するための補正回路を有するにＦＭ多重復号回路に関
する。
関し、特に検波信号の周期変動に基づくビットずれを補
正するための補正回路を有するにＦＭ多重復号回路に関
する。
【０００２】
【従来の技術】最近、ＦＭ放送において、従来のステレ
オ音声放送に加えて、道路交通情報、天気予報などのデ
ィジタルデータを多重するＦＭ多重放送が開始されてい
る。
オ音声放送に加えて、道路交通情報、天気予報などのデ
ィジタルデータを多重するＦＭ多重放送が開始されてい
る。
【０００３】図９を参照して、現在行われているＦＭ受
信機の主要部について説明すると、ＦＭコンポジット信
号Ｓ１は、音声信号と、ブロック識別符号ＢＩＣを用い
て構成された１ブロックが２７２ビットからなるディジ
タルデータとがＦＭ変調された信号であり、ブロック識
別符号ＢＩＣは“０”に対して７２ＫＨｚが、“１”に
対しては８０ＫＨｚが対応づけられている。
信機の主要部について説明すると、ＦＭコンポジット信
号Ｓ１は、音声信号と、ブロック識別符号ＢＩＣを用い
て構成された１ブロックが２７２ビットからなるディジ
タルデータとがＦＭ変調された信号であり、ブロック識
別符号ＢＩＣは“０”に対して７２ＫＨｚが、“１”に
対しては８０ＫＨｚが対応づけられている。
【０００４】ＦＭコンポジット信号Ｓ１は、Ａ／Ｄコン
バータ９１でアナログ値からディジタル値に変換された
後、ブロック識別符号ＢＩＣを抽出するために、バンド
パスフィルタ９２に入力される。
バータ９１でアナログ値からディジタル値に変換された
後、ブロック識別符号ＢＩＣを抽出するために、バンド
パスフィルタ９２に入力される。
【０００５】次に、検波回路９３は、７２ＫＨｚと８０
ＫＨｚの信号を受けて、検波信号Ｓ２をＦＭデコーダ９
４に出力する。検波信号Ｓ２は、１６ＫＨｚの周波数を
有するシリアルデータであるが、それ自体としてはクロ
ックを含まない非同期の信号であるため、ＦＭデコーダ
９４を構成する同期処理部９５で同期をとり、データを
ラッチする必要がある。
ＫＨｚの信号を受けて、検波信号Ｓ２をＦＭデコーダ９
４に出力する。検波信号Ｓ２は、１６ＫＨｚの周波数を
有するシリアルデータであるが、それ自体としてはクロ
ックを含まない非同期の信号であるため、ＦＭデコーダ
９４を構成する同期処理部９５で同期をとり、データを
ラッチする必要がある。
【０００６】同期処理部９５は、図１０に示すように、
検波信号Ｓ２のエッジを検出し、エッジ信号Ｓ４を出力
するエッジ検出回路１０１と、エッジ信号Ｓ４を入力
し、ラッチ回路１０３とシフトレジスタ１０４へのクロ
ック信号であるサンプリングクロックＳ６を生成するサ
ンプリングクロック発生回路１０２とから構成される。
検波信号Ｓ２のエッジを検出し、エッジ信号Ｓ４を出力
するエッジ検出回路１０１と、エッジ信号Ｓ４を入力
し、ラッチ回路１０３とシフトレジスタ１０４へのクロ
ック信号であるサンプリングクロックＳ６を生成するサ
ンプリングクロック発生回路１０２とから構成される。
【０００７】また、サンプリングクロック発生回路１０
２は、エッジ信号Ｓ４をリセット端子に入力する５ビッ
トのバイナリカウンタ１０５と、このバイナリカウンタ
１０５の出力信号Ｓ５をデコードし、フリップフロップ
１０７に出力するデコーダ回路１０６と、サンプリング
クロックＳ６よりも高い周波数のクロック信号で動作す
るフリップフロップ１０７とから構成される。
２は、エッジ信号Ｓ４をリセット端子に入力する５ビッ
トのバイナリカウンタ１０５と、このバイナリカウンタ
１０５の出力信号Ｓ５をデコードし、フリップフロップ
１０７に出力するデコーダ回路１０６と、サンプリング
クロックＳ６よりも高い周波数のクロック信号で動作す
るフリップフロップ１０７とから構成される。
【０００８】次に、図１１を参照して図１０の同期処理
部９５の動作について説明する。
部９５の動作について説明する。
【０００９】図１１の時刻ｔ１で検波信号Ｓ２が立ち上
がると、エッジ検出回路１０１は、立ち上がりエッジに
同期して、エッジ信号Ｓ４をバイナリカウンタ１０５の
リセット端子に出力する。バイナリカウンタ１０５は、
これによりリセットがかかり１クロック毎にカウントア
ップする動作を開始する。
がると、エッジ検出回路１０１は、立ち上がりエッジに
同期して、エッジ信号Ｓ４をバイナリカウンタ１０５の
リセット端子に出力する。バイナリカウンタ１０５は、
これによりリセットがかかり１クロック毎にカウントア
ップする動作を開始する。
【００１０】デコーダ回路１０６は、バイナリカウンタ
１０５の時刻ｔ１からＴ１秒後の時刻ｔ２における５ビ
ットの出力値、例えば１０になったときにアクティブと
なるようなデコード信号をフリップフロップ１０７に出
力する。
１０５の時刻ｔ１からＴ１秒後の時刻ｔ２における５ビ
ットの出力値、例えば１０になったときにアクティブと
なるようなデコード信号をフリップフロップ１０７に出
力する。
【００１１】この時間Ｔ１は、通常検波信号Ｓ２の立ち
上がりエッジから立ち下がりエッジの中央にサンプリン
グクロックＳ６がくるように設定される。
上がりエッジから立ち下がりエッジの中央にサンプリン
グクロックＳ６がくるように設定される。
【００１２】フリップフロップ１０７は、デコード信号
をラッチし、サンプリングクロックＳ６をラッチ回路１
０３とシフトレジスタ１０４に出力する。この方法で
は、一定周期Ｔ１のサンプリングクロックＳ６が生成さ
れる。
をラッチし、サンプリングクロックＳ６をラッチ回路１
０３とシフトレジスタ１０４に出力する。この方法で
は、一定周期Ｔ１のサンプリングクロックＳ６が生成さ
れる。
【００１３】すなわち、図１２（ａ）に示すように、検
波信号Ｓ２のエッジを検出し、これをトリガとして１６
ｋＨｚの中央でデータをラッチするサンプリングクロッ
クＳ６を生成する。また、連続して“１”または“０”
となる信号に対しては、最初のサンプリングクロックＳ
６を基準として１６ＫＨｚ周期のサンプリングクロック
を用いてラッチすることで、検波信号Ｓ２で“１”また
は“０”が連続した場合でも、安定したデータの取り込
みを行っている。
波信号Ｓ２のエッジを検出し、これをトリガとして１６
ｋＨｚの中央でデータをラッチするサンプリングクロッ
クＳ６を生成する。また、連続して“１”または“０”
となる信号に対しては、最初のサンプリングクロックＳ
６を基準として１６ＫＨｚ周期のサンプリングクロック
を用いてラッチすることで、検波信号Ｓ２で“１”また
は“０”が連続した場合でも、安定したデータの取り込
みを行っている。
【００１４】
【発明が解決しようとする課題】ところで、車両で走行
しながらＦＭ多重放送を受信する場合などのときは、受
信電波強度が刻々変化し、これに伴って検波信号Ｓ２の
周期が変化する。図９，１０に示す従来のＦＭ多重復号
回路の場合、検波信号Ｓ２が、連続して“１”または
“０”となるデータでは、周期誤差が蓄積され、本来の
多重信号よりも多いビットを取り込んだり、欠落する場
合が発生してしまう。
しながらＦＭ多重放送を受信する場合などのときは、受
信電波強度が刻々変化し、これに伴って検波信号Ｓ２の
周期が変化する。図９，１０に示す従来のＦＭ多重復号
回路の場合、検波信号Ｓ２が、連続して“１”または
“０”となるデータでは、周期誤差が蓄積され、本来の
多重信号よりも多いビットを取り込んだり、欠落する場
合が発生してしまう。
【００１５】図１２（ｂ），（ｃ）を参照して上述した
問題点についてより具体的に説明すると、図１２（ｂ）
は、本来の多重信号よりも多いビットを取り込んだ例を
示しており、サンプリングクロックＳ６の立ち上がりエ
ッジから検波信号Ｓ２の立ち上がりエッジまでの時間Ｔ
３が時間Ｔ１よりも長くなったために、サンプリングク
ロックＳ６に誤った余分のパルス信号Ｓ６ａが発生す
る。このパルス信号Ｓ６ａの立ち上がりエッジで検波信
号Ｓ２の“０”をラッチするため、シフトレジスタ１０
４の出力信号Ｓ７に余分なデータ“０”が生成される。
問題点についてより具体的に説明すると、図１２（ｂ）
は、本来の多重信号よりも多いビットを取り込んだ例を
示しており、サンプリングクロックＳ６の立ち上がりエ
ッジから検波信号Ｓ２の立ち上がりエッジまでの時間Ｔ
３が時間Ｔ１よりも長くなったために、サンプリングク
ロックＳ６に誤った余分のパルス信号Ｓ６ａが発生す
る。このパルス信号Ｓ６ａの立ち上がりエッジで検波信
号Ｓ２の“０”をラッチするため、シフトレジスタ１０
４の出力信号Ｓ７に余分なデータ“０”が生成される。
【００１６】一方、図１２（ｃ）は、本来の多重信号か
ら１ビットのデータが欠落した場合を示しており、サン
プリングクロックＳ６の立ち上がりエッジから検波信号
Ｓ２の立ち上がりエッジまでの時間Ｔ４が時間Ｔ１より
も短くなったために、本来時刻ｔ３で“０”をラッチし
なければならない“０”のデータが欠落してしまう。
ら１ビットのデータが欠落した場合を示しており、サン
プリングクロックＳ６の立ち上がりエッジから検波信号
Ｓ２の立ち上がりエッジまでの時間Ｔ４が時間Ｔ１より
も短くなったために、本来時刻ｔ３で“０”をラッチし
なければならない“０”のデータが欠落してしまう。
【００１７】ＦＭ多重デコーダにおいては、誤り検出及
び誤り訂正機能により受信データの救済が行なわれてい
るが、上記例に示すようなビットずれが発生した場合、
これらの誤り検出及び誤り訂正機能の効果が発揮され
ず、２８８ビットの１ブロックデータが失われてしま
う。
び誤り訂正機能により受信データの救済が行なわれてい
るが、上記例に示すようなビットずれが発生した場合、
これらの誤り検出及び誤り訂正機能の効果が発揮され
ず、２８８ビットの１ブロックデータが失われてしま
う。
【００１８】また、一度ビットずれが発生してしまう
と、２８８ビット周期のブロック構成をも狂わせてしま
うことにもなるため、検波信号の取り込みの際に、ビッ
トずれを起こさないようにしてデータ取り込みを行なう
ことが重要である。
と、２８８ビット周期のブロック構成をも狂わせてしま
うことにもなるため、検波信号の取り込みの際に、ビッ
トずれを起こさないようにしてデータ取り込みを行なう
ことが重要である。
【００１９】データの並びには連続データとならないよ
うＰＮ復号（差動復号）が行われているが、ブロック同
期パターンとして用意されているブロック識別符号ＢＩ
Ｃには４ビット連続並びのデータが含まれている。従っ
て、最低４ビット連続並びデータでの取り込み誤りを防
がねばならない。
うＰＮ復号（差動復号）が行われているが、ブロック同
期パターンとして用意されているブロック識別符号ＢＩ
Ｃには４ビット連続並びのデータが含まれている。従っ
て、最低４ビット連続並びデータでの取り込み誤りを防
がねばならない。
【００２０】検波信号Ｓ２を取り込むサンプリングクロ
ックは、１６ｋＨｚデータの中央でデータラッチを行な
うのが望ましいが、３１．２５μＳ以下のデータレート
となる検波信号については正確にデータの取り込みが行
なえない。
ックは、１６ｋＨｚデータの中央でデータラッチを行な
うのが望ましいが、３１．２５μＳ以下のデータレート
となる検波信号については正確にデータの取り込みが行
なえない。
【００２１】このことを具体的に説明すると、バイナリ
カウンタ１０５及びフリップフロップ１０７のクロック
が３０４ＫＨｚで動作した場合、１クロックのずれで検
波信号Ｓ２は、３．２９μＳのデューティ誤差が生じ
る。
カウンタ１０５及びフリップフロップ１０７のクロック
が３０４ＫＨｚで動作した場合、１クロックのずれで検
波信号Ｓ２は、３．２９μＳのデューティ誤差が生じ
る。
【００２２】従って、２．３７５クロック分の４個の連
続した“０”または“１”の検波信号Ｓ２が並んだ場
合、３．２９（μＳ）×２，３７５（クロック）×４
（個）＝３１．２５（μＳ）となり、検波信号Ｓ２から
正確にデータを取り込むことができない。
続した“０”または“１”の検波信号Ｓ２が並んだ場
合、３．２９（μＳ）×２，３７５（クロック）×４
（個）＝３１．２５（μＳ）となり、検波信号Ｓ２から
正確にデータを取り込むことができない。
【００２３】また、５個の連続した“０”または“１”
の検波信号Ｓ２が並んだ場合は、１．９クロックの位相
ずれでデータ取り込みエラーが発生することになり、問
題はより深刻である。
の検波信号Ｓ２が並んだ場合は、１．９クロックの位相
ずれでデータ取り込みエラーが発生することになり、問
題はより深刻である。
【００２４】このため、本発明の目的は検波信号の周期
が刻々と変化し、かつ検波信号が連続して“０”又は
“１”となった場合でも、検波信号から正確に復号デー
タを取り込むことが可能なＦＭ多重復号回路を提供する
ことにある。
が刻々と変化し、かつ検波信号が連続して“０”又は
“１”となった場合でも、検波信号から正確に復号デー
タを取り込むことが可能なＦＭ多重復号回路を提供する
ことにある。
【００２５】
【課題を解決するための手段】そのため、本発明による
ＦＭ多重復号回路は、ＦＭ変調波に多重化されたシリア
ルデータを所定の検波手段により２値化した検波信号
を、ラッチクロックによりラッチしラッチ信号を出力す
るラッチ回路と、第１の制御信号により、前記ラッチ信
号か前記ラッチ信号の反転信号である反転ラッチ信号か
を選択して出力する第１のセレクタ回路と、シフトクロ
ックをクロック信号とし前記第１のセレクタ回路からの
出力を入力とするシフトレジスタと、前記検波信号のエ
ッジを検出しこのエッジに対応するエッジ信号を出力す
るエッジ検出回路と、前記エッジ信号に基づき前記ラッ
チクロックと、シフトクロック用信号と、エッジ間隔信
号とを生成するタイミング発生手段と、前記エッジ間隔
信号が第１のしきい値よりも小さいか、前記第１のしき
い値より大きい値である第２のしきい値より大きいか、
前記第１のしきい値と前記第２のしきい値の間の値かを
判定し、判定信号を出力するコンパレータ手段と、前記
エッジ間隔信号が前記第１のしきい値と前記第２のしき
い値の間の値であるときは、前記シフトクロック用信号
を前記シフトクロックとして選択し、前記エッジ間隔信
号が第１のしきい値よりも小さいときは、前記シフトク
ロックを停止し、前記エッジ間隔信号が前記第２のしき
い値より大きいときは、強制的に前記シフトクロックを
発生すると共に、前記第１のセレクタ回路に対して前記
反転ラッチ信号を出力させるための前記第１の制御信号
を生成するセレクタ及びセレクタ制御手段と、を備えて
いる。
ＦＭ多重復号回路は、ＦＭ変調波に多重化されたシリア
ルデータを所定の検波手段により２値化した検波信号
を、ラッチクロックによりラッチしラッチ信号を出力す
るラッチ回路と、第１の制御信号により、前記ラッチ信
号か前記ラッチ信号の反転信号である反転ラッチ信号か
を選択して出力する第１のセレクタ回路と、シフトクロ
ックをクロック信号とし前記第１のセレクタ回路からの
出力を入力とするシフトレジスタと、前記検波信号のエ
ッジを検出しこのエッジに対応するエッジ信号を出力す
るエッジ検出回路と、前記エッジ信号に基づき前記ラッ
チクロックと、シフトクロック用信号と、エッジ間隔信
号とを生成するタイミング発生手段と、前記エッジ間隔
信号が第１のしきい値よりも小さいか、前記第１のしき
い値より大きい値である第２のしきい値より大きいか、
前記第１のしきい値と前記第２のしきい値の間の値かを
判定し、判定信号を出力するコンパレータ手段と、前記
エッジ間隔信号が前記第１のしきい値と前記第２のしき
い値の間の値であるときは、前記シフトクロック用信号
を前記シフトクロックとして選択し、前記エッジ間隔信
号が第１のしきい値よりも小さいときは、前記シフトク
ロックを停止し、前記エッジ間隔信号が前記第２のしき
い値より大きいときは、強制的に前記シフトクロックを
発生すると共に、前記第１のセレクタ回路に対して前記
反転ラッチ信号を出力させるための前記第１の制御信号
を生成するセレクタ及びセレクタ制御手段と、を備えて
いる。
【００２６】
【発明の実施の形態】次に、本発明のＦＭ多重復号回路
の実施の形態について図面を参照して説明する。
の実施の形態について図面を参照して説明する。
【００２７】図１は、本発明のＦＭ多重復号回路の同期
処理部の実施の形態を示すブロックであり、検波信号Ｓ
２の立ち上がりエッジ及び立ち下がりエッジを検出し、
両エッジに対応するエッジ信号Ｓ１０を発生するエッジ
検出回路１１と、エッジ信号Ｓ１０を入力し、ラッチク
ロックＳ１１と、シフトクロック用信号Ｓ１２と、ラッ
チクロック立ち上がり検出信号Ｓ１１ｕと、ラッチクロ
ック立ち下がり検出信号Ｓ１１ｄとを出力するラッチク
ロック発生回路１２と、ラッチクロックＳ１１に同期し
て検波信号Ｓ２をラッチし、ラッチ信号Ｓ１６を出力す
るラッチ回路１３と、ラッチクロック立ち上がり検出信
号Ｓ１１ｕと、ラッチクロック立ち下がり検出信号Ｓ１
１ｄと、３０４ＫＨｚのクロック信号φ（３０４Ｋ）と
を入力し、エッジ間隔信号Ｓｅｄｇを計測すると共に、
エッジ間隔信号Ｓｅｄｇが２つのしきい値ｍ，ｎ（ｍ＜
ｎ）の間にあるか、又はしきい値ｍより小さいか、ある
いはしきい値ｎより大きいかを判定し、判定結果である
判定信号ＳＡ，ＳＢ，ＳＣと、５ビットの信号ＳＤ（Ｓ
Ｄ４〜ＳＤ０＝ＬＳＢ）を出力するエッジ間隔計測及び
コンパレータ回路１６と、判定信号ＳＡ，ＳＢ，ＳＣと
と５ビットの信号ＳＤを入力し、セレクタ回路１５に対
する制御信号Ｓ１３と、セレクタ回路１８に対する制御
信号Ｓａ，Ｓｂ，Ｓｃと、信号Ｓｄとを出力するセレク
タ制御回路１７と、制御信号Ｓ１３によりラッチ信号Ｓ
１６をそのままシフトレジスタ１４に出力するか、ラッ
チ信号Ｓ１６の反転値である反転ラッチ信号Ｓ１６バー
をシフトレジスタ１４に出力するかを選択するセレクタ
回路１５と、制御信号Ｓａ，Ｓｂ，Ｓｃにより、シフト
クロック用信号Ｓ１２をスルーしてそのままフリップフ
ロップ１９に出力するか、セレクタ制御回路１７で生成
した信号Ｓｄを出力するか、あるいはシフトレジスタ１
４に供給するクロックであるシフトクロックＳ１５を停
止するための“０”を出力するかを選択するセレクタ回
路１８と、クロック信号φ（３０４Ｋ）の立ち上がりで
セレクタ回路１８からの出力信号Ｓ１４を取り込み、シ
フトクロックＳ１５をシフトレジスタ１４に出力するフ
リップフロップ１９と、シフトクロックＳ１５をクロッ
クとし、セレクタ回路１５からの出力信号Ｓ１７を入力
とするシフトレジスタ１４とを備えている。
処理部の実施の形態を示すブロックであり、検波信号Ｓ
２の立ち上がりエッジ及び立ち下がりエッジを検出し、
両エッジに対応するエッジ信号Ｓ１０を発生するエッジ
検出回路１１と、エッジ信号Ｓ１０を入力し、ラッチク
ロックＳ１１と、シフトクロック用信号Ｓ１２と、ラッ
チクロック立ち上がり検出信号Ｓ１１ｕと、ラッチクロ
ック立ち下がり検出信号Ｓ１１ｄとを出力するラッチク
ロック発生回路１２と、ラッチクロックＳ１１に同期し
て検波信号Ｓ２をラッチし、ラッチ信号Ｓ１６を出力す
るラッチ回路１３と、ラッチクロック立ち上がり検出信
号Ｓ１１ｕと、ラッチクロック立ち下がり検出信号Ｓ１
１ｄと、３０４ＫＨｚのクロック信号φ（３０４Ｋ）と
を入力し、エッジ間隔信号Ｓｅｄｇを計測すると共に、
エッジ間隔信号Ｓｅｄｇが２つのしきい値ｍ，ｎ（ｍ＜
ｎ）の間にあるか、又はしきい値ｍより小さいか、ある
いはしきい値ｎより大きいかを判定し、判定結果である
判定信号ＳＡ，ＳＢ，ＳＣと、５ビットの信号ＳＤ（Ｓ
Ｄ４〜ＳＤ０＝ＬＳＢ）を出力するエッジ間隔計測及び
コンパレータ回路１６と、判定信号ＳＡ，ＳＢ，ＳＣと
と５ビットの信号ＳＤを入力し、セレクタ回路１５に対
する制御信号Ｓ１３と、セレクタ回路１８に対する制御
信号Ｓａ，Ｓｂ，Ｓｃと、信号Ｓｄとを出力するセレク
タ制御回路１７と、制御信号Ｓ１３によりラッチ信号Ｓ
１６をそのままシフトレジスタ１４に出力するか、ラッ
チ信号Ｓ１６の反転値である反転ラッチ信号Ｓ１６バー
をシフトレジスタ１４に出力するかを選択するセレクタ
回路１５と、制御信号Ｓａ，Ｓｂ，Ｓｃにより、シフト
クロック用信号Ｓ１２をスルーしてそのままフリップフ
ロップ１９に出力するか、セレクタ制御回路１７で生成
した信号Ｓｄを出力するか、あるいはシフトレジスタ１
４に供給するクロックであるシフトクロックＳ１５を停
止するための“０”を出力するかを選択するセレクタ回
路１８と、クロック信号φ（３０４Ｋ）の立ち上がりで
セレクタ回路１８からの出力信号Ｓ１４を取り込み、シ
フトクロックＳ１５をシフトレジスタ１４に出力するフ
リップフロップ１９と、シフトクロックＳ１５をクロッ
クとし、セレクタ回路１５からの出力信号Ｓ１７を入力
とするシフトレジスタ１４とを備えている。
【００２８】次に、図２を参照してエッジ検出回路１１
について説明する。
について説明する。
【００２９】エッジ検出回路１１は、検波信号Ｓ２の立
ち上がりエッジを検出し、立ち上がり検出信号Ｓ２ｕを
ＯＲゲート２０１に出力する立ち上がりエッジ検出回路
２１と、検波信号Ｓ２の立ち下がりエッジを検出し、立
ち下がり検出信号Ｓ２ｄをＯＲゲート２０１に出力する
立ち下がりエッジ検出回路２２と、立ち上がり検出信号
Ｓ２ｕと立ち下がり検出信号Ｓ２ｄの論理和をとりエッ
ジ信号Ｓ１０を出力するＯＲゲート２０１とから構成さ
れる。
ち上がりエッジを検出し、立ち上がり検出信号Ｓ２ｕを
ＯＲゲート２０１に出力する立ち上がりエッジ検出回路
２１と、検波信号Ｓ２の立ち下がりエッジを検出し、立
ち下がり検出信号Ｓ２ｄをＯＲゲート２０１に出力する
立ち下がりエッジ検出回路２２と、立ち上がり検出信号
Ｓ２ｕと立ち下がり検出信号Ｓ２ｄの論理和をとりエッ
ジ信号Ｓ１０を出力するＯＲゲート２０１とから構成さ
れる。
【００３０】また、立ち上がりエッジ検出回路２１は、
検波信号Ｓ２を入力し、クロック信号φ（３０４Ｋ）よ
り十分高速のクロックである基本クロックφの立ち上が
りで検波信号Ｓ２をラッチするフリップフロップ２３
と、このフリップフロップ２３の出力を反転するインバ
ータ２４と、検波信号Ｓ２とインバータ２４の出力との
論理積をとり、ＯＲゲート２０１に立ち上がり検出信号
Ｓ２ｕを出力するＡＮＤゲート２５とから構成される。
なお、本実施の形態を構成するフリップフロップは、ク
ロック信号の立ち上がりに同期して、入力データを取り
込むとして説明する。
検波信号Ｓ２を入力し、クロック信号φ（３０４Ｋ）よ
り十分高速のクロックである基本クロックφの立ち上が
りで検波信号Ｓ２をラッチするフリップフロップ２３
と、このフリップフロップ２３の出力を反転するインバ
ータ２４と、検波信号Ｓ２とインバータ２４の出力との
論理積をとり、ＯＲゲート２０１に立ち上がり検出信号
Ｓ２ｕを出力するＡＮＤゲート２５とから構成される。
なお、本実施の形態を構成するフリップフロップは、ク
ロック信号の立ち上がりに同期して、入力データを取り
込むとして説明する。
【００３１】また、立ち下がりエッジ検出回路２２は、
検波信号Ｓ２を入力し、基本クロックφをクロックとす
るフリップフロップ２６と、このフリップフロップ２６
の出力を反転するインバータ２７と、検波信号Ｓ２とイ
ンバータ２７の出力との論理和をとるＯＲゲート２８
と、このＯＲゲート２８の出力を反転しＯＲゲート２０
１に立ち下がり検出信号Ｓ２ｄを出力するインバータ２
９とから構成される。
検波信号Ｓ２を入力し、基本クロックφをクロックとす
るフリップフロップ２６と、このフリップフロップ２６
の出力を反転するインバータ２７と、検波信号Ｓ２とイ
ンバータ２７の出力との論理和をとるＯＲゲート２８
と、このＯＲゲート２８の出力を反転しＯＲゲート２０
１に立ち下がり検出信号Ｓ２ｄを出力するインバータ２
９とから構成される。
【００３２】また、ラッチクロック発生回路１２は図３
に示すように、エッジ信号Ｓ１０をリセット端子Ｒに入
力し、クロック信号φ（３０４Ｋ）をクロックとし、１
９進カウントする５ビット構成の１９カウンタ３１と、
１９カウンタ３１の５ビット出力の論理積をとるＡＮＤ
ゲート３２と、ＡＮＤゲート３２の出力を入力とし、ク
ロック信号φ（３０４Ｋ）をクロックとするフリップフ
ロップ３３と、このフリップフロップ３３の出力を入力
し、ラッチクロックＳ１１を出力するフリップフロップ
３４と、フリップフロップ３３の出力信号の立ち上がり
エッジを検出して、この立ち上がりエッジに同期したパ
ルス幅の狭いラッチクロック立ち上がり検出信号Ｓ１１
ｕを生成する立ち上がりエッジ検出回路３５と、フリッ
プフロップ３３の出力信号の立ち下がりエッジを検出し
て、この立ち下がりエッジに同期したパルス幅の狭いラ
ッチクロック立ち下がり検出信号Ｓ１１ｄを生成する立
ち下がりエッジ検出回路３６とから構成される。
に示すように、エッジ信号Ｓ１０をリセット端子Ｒに入
力し、クロック信号φ（３０４Ｋ）をクロックとし、１
９進カウントする５ビット構成の１９カウンタ３１と、
１９カウンタ３１の５ビット出力の論理積をとるＡＮＤ
ゲート３２と、ＡＮＤゲート３２の出力を入力とし、ク
ロック信号φ（３０４Ｋ）をクロックとするフリップフ
ロップ３３と、このフリップフロップ３３の出力を入力
し、ラッチクロックＳ１１を出力するフリップフロップ
３４と、フリップフロップ３３の出力信号の立ち上がり
エッジを検出して、この立ち上がりエッジに同期したパ
ルス幅の狭いラッチクロック立ち上がり検出信号Ｓ１１
ｕを生成する立ち上がりエッジ検出回路３５と、フリッ
プフロップ３３の出力信号の立ち下がりエッジを検出し
て、この立ち下がりエッジに同期したパルス幅の狭いラ
ッチクロック立ち下がり検出信号Ｓ１１ｄを生成する立
ち下がりエッジ検出回路３６とから構成される。
【００３３】次に、ラッチクロック発生回路１２の動作
について説明する。
について説明する。
【００３４】１９カウンタ３１は、エッジ信号Ｓ１０が
リセット端子Ｒに入力するとリセットされ、クロック信
号φ（３０４Ｋ）が入る度に１ずつカウンタアップし、
１８からカウントアップした際に“０”に戻る。ＡＮＤ
ゲート３２は、１９カウンタ３１の５ビット出力Ｑ０〜
Ｑ４が（０，１，０，０，１）＝“９”になったときの
み“１”を出力する。
リセット端子Ｒに入力するとリセットされ、クロック信
号φ（３０４Ｋ）が入る度に１ずつカウンタアップし、
１８からカウントアップした際に“０”に戻る。ＡＮＤ
ゲート３２は、１９カウンタ３１の５ビット出力Ｑ０〜
Ｑ４が（０，１，０，０，１）＝“９”になったときの
み“１”を出力する。
【００３５】すなわち、ＡＮＤゲート３２は、図１２の
時間Ｔ２に相当するタイミングで“１”を出力するよう
に、１９進カウンタ３１の出力をデコードする。言い換
えると、図１２のパルス幅Ｔ１の中央部で“１”が発生
するようにしている。
時間Ｔ２に相当するタイミングで“１”を出力するよう
に、１９進カウンタ３１の出力をデコードする。言い換
えると、図１２のパルス幅Ｔ１の中央部で“１”が発生
するようにしている。
【００３６】フリップフロップ３３は、ＡＮＤゲート３
３の出力信号をクロック信号φ（３０４Ｋ）で取り込
み、シフトクロック用信号Ｓ１２として出力する。ま
た、フリップフロップ３４は、シフトクロック用信号Ｓ
１２をクロック信号φ（３０４Ｋ）で取り込み、ラッチ
クロックＳ１１を出力する次に、図４を参照してエッジ
間隔計測及びコンパレータ回路１６について説明する。
３の出力信号をクロック信号φ（３０４Ｋ）で取り込
み、シフトクロック用信号Ｓ１２として出力する。ま
た、フリップフロップ３４は、シフトクロック用信号Ｓ
１２をクロック信号φ（３０４Ｋ）で取り込み、ラッチ
クロックＳ１１を出力する次に、図４を参照してエッジ
間隔計測及びコンパレータ回路１６について説明する。
【００３７】エッジ間隔計測及びコンパレータ回路１６
は、ラッチクロック立ち下がり検出信号Ｓ１１ｄをリセ
ット端子Ｒに入力し、クロック信号φ（３０４Ｋ）をク
ロックとし、５ビットの出力信号ＳＤ４〜ＳＤ０を出力
する５ビットカウンタ４１と、５ビットカウンタ４１の
出力ＳＤ４〜ＳＤ０をラッチクロック立ち上がり検出信
号Ｓ１１ｕで取り込むフリップフロップ４２１〜４２５
と、フリップフロップ４２１〜４２５からの５ビットデ
ータと、しきい値ｍ，ｎとの大小をそれぞれ比較する５
ビットコンパレータ４３，４４と、ＡＮＤゲート４５〜
４７とから構成される。
は、ラッチクロック立ち下がり検出信号Ｓ１１ｄをリセ
ット端子Ｒに入力し、クロック信号φ（３０４Ｋ）をク
ロックとし、５ビットの出力信号ＳＤ４〜ＳＤ０を出力
する５ビットカウンタ４１と、５ビットカウンタ４１の
出力ＳＤ４〜ＳＤ０をラッチクロック立ち上がり検出信
号Ｓ１１ｕで取り込むフリップフロップ４２１〜４２５
と、フリップフロップ４２１〜４２５からの５ビットデ
ータと、しきい値ｍ，ｎとの大小をそれぞれ比較する５
ビットコンパレータ４３，４４と、ＡＮＤゲート４５〜
４７とから構成される。
【００３８】次に、エッジ間隔計測及びコンパレータ回
路１６の動作について説明する。
路１６の動作について説明する。
【００３９】５ビットカウンタ４１はラッチクロック立
ち下がり検出信号Ｓ１１ｄがリセット端子Ｒに入力する
とリセットされ、クロック信号φ（３０４Ｋ）をカウン
トアップ開始し、出力信号ＳＤ４〜ＳＤ０として、フリ
ップフロップ４２１〜４２５に出力する。
ち下がり検出信号Ｓ１１ｄがリセット端子Ｒに入力する
とリセットされ、クロック信号φ（３０４Ｋ）をカウン
トアップ開始し、出力信号ＳＤ４〜ＳＤ０として、フリ
ップフロップ４２１〜４２５に出力する。
【００４０】フリップフロップ４２１〜４２５は、ラッ
チクロック立ち上がり検出信号Ｓ１１ｕで出力信号ＳＤ
４〜ＳＤ０を取り込む。従って、５ビットカウンタ４１
とフリップフロップ４２１〜４２５により、ラッチクロ
ック立ち下がり検出信号Ｓ１１ｄとラッチクロック立ち
上がり検出信号Ｓ１１ｕの時間間隔を計測し、フリップ
フロップ４２１〜４２５は、計測結果である５ビットの
エッジ間隔信号Ｓｅｄｇを５ビットコンパレータ４３，
４４に出力する。
チクロック立ち上がり検出信号Ｓ１１ｕで出力信号ＳＤ
４〜ＳＤ０を取り込む。従って、５ビットカウンタ４１
とフリップフロップ４２１〜４２５により、ラッチクロ
ック立ち下がり検出信号Ｓ１１ｄとラッチクロック立ち
上がり検出信号Ｓ１１ｕの時間間隔を計測し、フリップ
フロップ４２１〜４２５は、計測結果である５ビットの
エッジ間隔信号Ｓｅｄｇを５ビットコンパレータ４３，
４４に出力する。
【００４１】また、５ビットコンパレータ４３は、５つ
の入力端子Ａ（Ａ４〜Ａ０）に入力する５ビットのエッ
ジ間隔信号Ｓｅｄｇと、５つの入力端子Ｂ（Ｂ４〜Ｂ
０）に入力する５ビットのしきい値ｍ（ｍ４〜ｍ０）を
比較し、Ｓｅｄｇ＜ｍであれば“１”を出力し、Ｓｅｄ
ｇ＞ｍであれば“０”を出力する。
の入力端子Ａ（Ａ４〜Ａ０）に入力する５ビットのエッ
ジ間隔信号Ｓｅｄｇと、５つの入力端子Ｂ（Ｂ４〜Ｂ
０）に入力する５ビットのしきい値ｍ（ｍ４〜ｍ０）を
比較し、Ｓｅｄｇ＜ｍであれば“１”を出力し、Ｓｅｄ
ｇ＞ｍであれば“０”を出力する。
【００４２】同様に、５ビットコンパレータ４４は、５
つの入力端子Ａ（Ａ４〜Ａ０）に入力する５ビットのエ
ッジ間隔信号Ｓｅｄｇと、５つの入力端子Ｂ（Ｂ４〜Ｂ
０）に入力する５ビットのしきい値ｎ（ｎ４〜ｎ０）を
比較し、Ｓｅｄｇ＜ｎであれば“１”を出力し、Ｓｅｄ
ｇ＞ｎであれば“０”を出力する。
つの入力端子Ａ（Ａ４〜Ａ０）に入力する５ビットのエ
ッジ間隔信号Ｓｅｄｇと、５つの入力端子Ｂ（Ｂ４〜Ｂ
０）に入力する５ビットのしきい値ｎ（ｎ４〜ｎ０）を
比較し、Ｓｅｄｇ＜ｎであれば“１”を出力し、Ｓｅｄ
ｇ＞ｎであれば“０”を出力する。
【００４３】ここで、ｍとしては１９より３小さい１６
を、ｎとしては１９より３大きい２２を設定する。すな
わち、５ビットコンパレータ４３，４４により、エッジ
間隔信号Ｓｅｄｇが１６より小さいか、１６〜１９の間
に入っているか、２２よりも大きいかを判定する。
を、ｎとしては１９より３大きい２２を設定する。すな
わち、５ビットコンパレータ４３，４４により、エッジ
間隔信号Ｓｅｄｇが１６より小さいか、１６〜１９の間
に入っているか、２２よりも大きいかを判定する。
【００４４】次に、ＡＮＤゲート４５〜４７は、５ビッ
トコンパレータ４３，４４の出力Ｘ，Ｙから図５に示す
真理値表の判定信号ＳＡ，ＳＢ，ＳＣを生成する。
トコンパレータ４３，４４の出力Ｘ，Ｙから図５に示す
真理値表の判定信号ＳＡ，ＳＢ，ＳＣを生成する。
【００４５】セレクタ制御回路１７は、図４に示すよう
にＡＮＤゲート４５〜４７から出力される判定信号Ｓ
Ａ，ＳＢ，ＳＣをそれぞれ入力とし、クロック信号φ
（３０４Ｋ）をクロックとするフリップフロップ６１〜
６３と、クロック信号φ（３０４Ｋ）をクロックとし、
フリップフロップ６１〜６３の出力を入力し、セレクタ
回路１８に制御信号Ｓａ，Ｓｂ，Ｓｃを出力するフリッ
プフロップ６４〜６６と、５ビットカウンタ４１の出力
信号ＳＤ（ＳＤ４〜ＳＤ０）を入力とするＡＮＤゲート
６７と、このＡＮＤゲート６７の出力を入力し、クロッ
ク信号φ（３０４Ｋ）をクロックとするフリップフロッ
プ６８と、このフリップフロップ６８の出力とシフトク
ロック用信号Ｓ１２を入力し、セレクタ回路１８に信号
Ｓｄを出力するＯＲゲート６９と、フリップフロップ６
８の出力と、クロック信号φ（３０４Ｋ）を入力とする
ＡＮＤゲート６０１とから構成される。
にＡＮＤゲート４５〜４７から出力される判定信号Ｓ
Ａ，ＳＢ，ＳＣをそれぞれ入力とし、クロック信号φ
（３０４Ｋ）をクロックとするフリップフロップ６１〜
６３と、クロック信号φ（３０４Ｋ）をクロックとし、
フリップフロップ６１〜６３の出力を入力し、セレクタ
回路１８に制御信号Ｓａ，Ｓｂ，Ｓｃを出力するフリッ
プフロップ６４〜６６と、５ビットカウンタ４１の出力
信号ＳＤ（ＳＤ４〜ＳＤ０）を入力とするＡＮＤゲート
６７と、このＡＮＤゲート６７の出力を入力し、クロッ
ク信号φ（３０４Ｋ）をクロックとするフリップフロッ
プ６８と、このフリップフロップ６８の出力とシフトク
ロック用信号Ｓ１２を入力し、セレクタ回路１８に信号
Ｓｄを出力するＯＲゲート６９と、フリップフロップ６
８の出力と、クロック信号φ（３０４Ｋ）を入力とする
ＡＮＤゲート６０１とから構成される。
【００４６】また、セレクタ回路１５は、Ｓ端子に
“１”が入力したときに出力信号Ｓ１７として反転ラッ
チ信号Ｓ１６バーを選択し、Ｓ端子に“０”が入力した
ときにラッチ信号Ｓ１６を選択する。
“１”が入力したときに出力信号Ｓ１７として反転ラッ
チ信号Ｓ１６バーを選択し、Ｓ端子に“０”が入力した
ときにラッチ信号Ｓ１６を選択する。
【００４７】一方、選択回路１８は、端子ａ，ｂ，ｃに
入力する制御信号Ｓａ，Ｓｂ，ＳｃがＳａ＝“１”のと
き端子αに入力する“０”が選択され、Ｓｂ＝“１”の
とき端子βに入力するシフトクロック用信号Ｓ１２が選
択され、Ｓｃ＝“１”のとき端子γに入力するＯＲゲー
ト６９の出力信号Ｓｄが選択される。
入力する制御信号Ｓａ，Ｓｂ，ＳｃがＳａ＝“１”のと
き端子αに入力する“０”が選択され、Ｓｂ＝“１”の
とき端子βに入力するシフトクロック用信号Ｓ１２が選
択され、Ｓｃ＝“１”のとき端子γに入力するＯＲゲー
ト６９の出力信号Ｓｄが選択される。
【００４８】次に、本発明のＦＭ多重復号回路の動作に
ついて、図１〜図８を参照して説明する。
ついて、図１〜図８を参照して説明する。
【００４９】最初に、検波信号Ｓ２にビットずれがない
場合について説明する。このとき、図４に示すエッジ間
隔計測及びコンパレータ回路１６において、エッジ間隔
信号Ｓｅｄｇは１９であり、しきい値ｍ＝１６，ｎ＝２
２の間にある。従って、判定信号ＳＡ，ＳＢ，ＳＣは、
図５に示すようにＳＢが“１”であり、他は“０”であ
る。
場合について説明する。このとき、図４に示すエッジ間
隔計測及びコンパレータ回路１６において、エッジ間隔
信号Ｓｅｄｇは１９であり、しきい値ｍ＝１６，ｎ＝２
２の間にある。従って、判定信号ＳＡ，ＳＢ，ＳＣは、
図５に示すようにＳＢが“１”であり、他は“０”であ
る。
【００５０】判定信号ＳＣが“０”のため、図６からわ
かるようにＡＮＤゲート６０１の出力は“０”となる。
このため、セレクタ１５のＳ端子が“０”となるので、
セレクタ１５は、ラッチ信号Ｓ１６をそのまま出力信号
Ｓ１７としてシフトレジスタに出力する。
かるようにＡＮＤゲート６０１の出力は“０”となる。
このため、セレクタ１５のＳ端子が“０”となるので、
セレクタ１５は、ラッチ信号Ｓ１６をそのまま出力信号
Ｓ１７としてシフトレジスタに出力する。
【００５１】また、図６のフリップフロップ６１〜６６
の動作から容易にわかるように、制御信号Ｓａ，Ｓｂ，
Ｓｃは、制御信号Ｓｂのみが“１”であり他は“０”で
ある。このため、セレクタ回路１８は、シフトクロック
用信号Ｓ１２を選択し、出力信号Ｓ１４としてフリップ
フロップ１９に出力する。
の動作から容易にわかるように、制御信号Ｓａ，Ｓｂ，
Ｓｃは、制御信号Ｓｂのみが“１”であり他は“０”で
ある。このため、セレクタ回路１８は、シフトクロック
用信号Ｓ１２を選択し、出力信号Ｓ１４としてフリップ
フロップ１９に出力する。
【００５２】以上説明したように、検波信号Ｓ２にビッ
トずれが無い場合、シフトレジスタ１４の入力信号とし
て通常のラッチ信号Ｓ１６を、シフトクロックＳ１５と
してシフトクロック用信号Ｓ１２とが選択される。この
動作については、図１２（ａ）を参照して説明した従来
技術とほぼ同様である。
トずれが無い場合、シフトレジスタ１４の入力信号とし
て通常のラッチ信号Ｓ１６を、シフトクロックＳ１５と
してシフトクロック用信号Ｓ１２とが選択される。この
動作については、図１２（ａ）を参照して説明した従来
技術とほぼ同様である。
【００５３】次に、図７に示したように、連続した
“１”又は“０”の検波信号の時間間隔が長くなり、誤
ったシフトクロック用信号Ｓ１２ａが発生した場合につ
いて説明する。
“１”又は“０”の検波信号の時間間隔が長くなり、誤
ったシフトクロック用信号Ｓ１２ａが発生した場合につ
いて説明する。
【００５４】図３に示すラッチクロック発生回路１２で
生成したラッチクロック立ち上がり検出信号Ｓ１１ｕ
と、ラッチクロック立ち下がり検出信号Ｓ１１ｄとによ
り、図４に示すエッジ間隔計測及びコンパレータ回路１
６では、エッジ間隔信号Ｓｅｄｇが小さくなり、しきい
値ｍ（＝１６）よりも小さい値となる。
生成したラッチクロック立ち上がり検出信号Ｓ１１ｕ
と、ラッチクロック立ち下がり検出信号Ｓ１１ｄとによ
り、図４に示すエッジ間隔計測及びコンパレータ回路１
６では、エッジ間隔信号Ｓｅｄｇが小さくなり、しきい
値ｍ（＝１６）よりも小さい値となる。
【００５５】このため、図５からわかるように判定信号
ＳＡ，ＳＢ，ＳＣはＳＡのみが“１”であり、他は
“０”となる。
ＳＡ，ＳＢ，ＳＣはＳＡのみが“１”であり、他は
“０”となる。
【００５６】従って、図６に示すフリップフロップ６４
〜６６からの制御信号Ｓａ，Ｓｂ，Ｓｃは、図７に示す
ように制御信号Ｓａのみが“１”であり他は“０”のた
め、セレクタ回路１８は、“０”を選択し、図７に示す
誤ったシフトクロック用信号Ｓ１２ａは強制的に停止さ
れ、シフトクロックＳ１５は図７に示しような信号とな
る。
〜６６からの制御信号Ｓａ，Ｓｂ，Ｓｃは、図７に示す
ように制御信号Ｓａのみが“１”であり他は“０”のた
め、セレクタ回路１８は、“０”を選択し、図７に示す
誤ったシフトクロック用信号Ｓ１２ａは強制的に停止さ
れ、シフトクロックＳ１５は図７に示しような信号とな
る。
【００５７】また、ＡＮＤゲート６０１の出力は“０”
とのため、セレクタ１５は、ラッチ信号Ｓ１６をそのま
ま出力信号Ｓ１７としてシフトレジスタに出力する。
とのため、セレクタ１５は、ラッチ信号Ｓ１６をそのま
ま出力信号Ｓ１７としてシフトレジスタに出力する。
【００５８】以上説明したように、エッジ間隔信号Ｓｅ
ｄｇが小さくなった場合、シフトクロックＳ１５を強制
的に停止するので、シフトレジスタ１４に対して誤った
余分なデータが送られず、シフトレジスタ１４からは検
波信号Ｓ２を正常に復号化したデータが出力される。
ｄｇが小さくなった場合、シフトクロックＳ１５を強制
的に停止するので、シフトレジスタ１４に対して誤った
余分なデータが送られず、シフトレジスタ１４からは検
波信号Ｓ２を正常に復号化したデータが出力される。
【００５９】次に、図８に示したように、連続した
“１”又は“０”の検波信号の時間間隔が短くサンプリ
ングクロック周期が長くなり、ラッチ回路１３で取り込
むべきデータが減った場合について説明する。
“１”又は“０”の検波信号の時間間隔が短くサンプリ
ングクロック周期が長くなり、ラッチ回路１３で取り込
むべきデータが減った場合について説明する。
【００６０】図３に示すラッチクロック発生回路１２で
生成したラッチクロック立ち上がり検出信号Ｓ１１ｕ
と、ラッチクロック立ち下がり検出信号Ｓ１１ｄとによ
り、図４に示すエッジ間隔計測及びコンパレータ回路１
６では、エッジ間隔信号Ｓｅｄｇが大きくなり、しきい
値ｎ（＝２２）よりも大きい値となる。
生成したラッチクロック立ち上がり検出信号Ｓ１１ｕ
と、ラッチクロック立ち下がり検出信号Ｓ１１ｄとによ
り、図４に示すエッジ間隔計測及びコンパレータ回路１
６では、エッジ間隔信号Ｓｅｄｇが大きくなり、しきい
値ｎ（＝２２）よりも大きい値となる。
【００６１】このため、図５からわかるように判定信号
ＳＡ，ＳＢ，ＳＣはＳＣのみが“１”であり、他は
“０”となる。
ＳＡ，ＳＢ，ＳＣはＳＣのみが“１”であり、他は
“０”となる。
【００６２】従って、図６に示すフリップフロップ６４
〜６６からの制御信号Ｓａ，Ｓｂ，Ｓｃは、図８に示す
ように制御信号Ｓｃのみが“１”であり他は“０”とな
るため、セレクタ回路１８は、ＯＲゲート６９からの出
力信号Ｓｄを選択し、出力信号Ｓ１４としてフリップフ
ロップ１９に出力する。
〜６６からの制御信号Ｓａ，Ｓｂ，Ｓｃは、図８に示す
ように制御信号Ｓｃのみが“１”であり他は“０”とな
るため、セレクタ回路１８は、ＯＲゲート６９からの出
力信号Ｓｄを選択し、出力信号Ｓ１４としてフリップフ
ロップ１９に出力する。
【００６３】すなわち、シフトクロックＳ１５は、ＯＲ
ゲート６９でシフトクロック用信号Ｓ１２と、フリップ
フロップ６８からの出力信号とを加算して得られる２発
の連続したパルス信号Ｓ１５ａ，Ｓ１５ｂとなる。
ゲート６９でシフトクロック用信号Ｓ１２と、フリップ
フロップ６８からの出力信号とを加算して得られる２発
の連続したパルス信号Ｓ１５ａ，Ｓ１５ｂとなる。
【００６４】一方、セレクタ回路１５のＳ端子は出力信
号ＳＤの論理により、図８に示すように“０”→“１”
→“０”に変化するので、新たに生成したシフトクロッ
クＳ１５ａの期間で“１”になり、反転ラッチ信号Ｓ１
６バーを選択する。このため、シフトレジスタ１４はラ
ッチ信号Ｓ１６に欠落したデータを取り込むことができ
る。
号ＳＤの論理により、図８に示すように“０”→“１”
→“０”に変化するので、新たに生成したシフトクロッ
クＳ１５ａの期間で“１”になり、反転ラッチ信号Ｓ１
６バーを選択する。このため、シフトレジスタ１４はラ
ッチ信号Ｓ１６に欠落したデータを取り込むことができ
る。
【００６５】以上説明したように、サンプリングクロッ
ク周期が長くなり、ラッチ回路１３で取り込むべきデー
タが減った場合についても、シフトレジスタ１４からは
検波信号Ｓ２を正常に復号化したデータが出力される。
ク周期が長くなり、ラッチ回路１３で取り込むべきデー
タが減った場合についても、シフトレジスタ１４からは
検波信号Ｓ２を正常に復号化したデータが出力される。
【００６６】なお、上記において５ビットコンパレータ
４３，４４のしきい値ｍ，ｎをｍ＝１６，ｎ＝２２とし
て説明したが、ＦＭ受信機の電界強度などにより変化す
る検波信号の状態に合わせて設定することにより、最良
の状態に保つことができる。
４３，４４のしきい値ｍ，ｎをｍ＝１６，ｎ＝２２とし
て説明したが、ＦＭ受信機の電界強度などにより変化す
る検波信号の状態に合わせて設定することにより、最良
の状態に保つことができる。
【００６７】また、検波信号としてはＦＭ変調波に多重
化されたシリアルデータを検波回路によって検波した信
号について説明したが、これに限定されず、“１”又は
“０”が連続し非同期で入力するシリアルデータの復号
化についても同様に適用し得る。
化されたシリアルデータを検波回路によって検波した信
号について説明したが、これに限定されず、“１”又は
“０”が連続し非同期で入力するシリアルデータの復号
化についても同様に適用し得る。
【００６８】
【発明の効果】以上説明したように、本発明によるＦＭ
多重復号回路は、連続した“１”又は“０”の検波信号
の周期隔が長くなり、誤ったサンプリングクロックが発
生した場合、シフトクロックを強制的に停止するので、
シフトレジスタに対して誤った余分なデータが送られ
ず、シフトレジスタから検波信号を正常に復号化したデ
ータを出力することができる。
多重復号回路は、連続した“１”又は“０”の検波信号
の周期隔が長くなり、誤ったサンプリングクロックが発
生した場合、シフトクロックを強制的に停止するので、
シフトレジスタに対して誤った余分なデータが送られ
ず、シフトレジスタから検波信号を正常に復号化したデ
ータを出力することができる。
【００６９】また、連続した“１”又は“０”の検波信
号の周期間隔が短くサンプリングクロック周期が長くな
り、ラッチ回路１３で取り込むべきデータが減った場合
も、新たに生成したシフトクロックの期間で、反転ラッ
チ信号をシフトレジスタに通り込むことで、シフトレジ
スタはラッチ信号に欠落したデータを取り込むことがで
きる。従って、この場合も、シフトレジスタから検波信
号を正常に復号化したデータを出力することができる。
号の周期間隔が短くサンプリングクロック周期が長くな
り、ラッチ回路１３で取り込むべきデータが減った場合
も、新たに生成したシフトクロックの期間で、反転ラッ
チ信号をシフトレジスタに通り込むことで、シフトレジ
スタはラッチ信号に欠落したデータを取り込むことがで
きる。従って、この場合も、シフトレジスタから検波信
号を正常に復号化したデータを出力することができる。
【図１】本発明のＦＭ多重復号回路の一つの実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】本発明のエッジ検出回路１１の回路図である。
【図３】本発明のラッチクロック発生回路１２の回路図
である。
である。
【図４】本発明のエッジ間隔計測及びコンパレータ回路
１６の回路図である。
１６の回路図である。
【図５】図４のＡＮＤゲート４５〜４７の出力を表す真
理値表である。
理値表である。
【図６】本発明のセレクタ制御回路１７を主とする回路
図である。
図である。
【図７】本実施の形態のＦＭ多重復号回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図８】本実施の形態のＦＭ多重復号回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図９】従来のＦＭ受信機の主要部を表すブロック図で
ある。
ある。
【図１０】従来の同期処理部９５の回路図である。
【図１１】従来の同期処理部９５の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図１２】従来の同期処理部９５の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
１１，１０１ エッジ検出回路 １２ ラッチクロック発生回路 １３，１０３ ラッチ回路 １４，１０４ シフトレジスタ １５，１８ セレクタ回路 １６ エッジ間隔及びコンパレータ回路 １７ セレクタ制御回路 １９，２３，２６，３３，３４，４２１〜４２５，６１
〜６６，６８，１０７フリップフロップ １０１，２４，２７ インバータ ２５，３２，４５〜４７，６７，６０１ ＡＮＤゲー
ト ２８，２０１，６９ ＯＲゲート ３１ １９カウンタ ３５ ラッチクロック立ち上がり検出回路 ３６ ラッチクロック立ち下がり検出回路 ４１ ５ビットカウンタ ４３，４４ ５ビットコンパレータ ９１ Ａ／Ｄコンバータ ９２ バンドパスフィルタ ９３ 検波回路 ９４ ＦＭデコーダ ９５ 同期処理部 １０２ サンプリングクロック発生回路 １０５ バイナリカウンタ １０６ デコーダ回路
〜６６，６８，１０７フリップフロップ １０１，２４，２７ インバータ ２５，３２，４５〜４７，６７，６０１ ＡＮＤゲー
ト ２８，２０１，６９ ＯＲゲート ３１ １９カウンタ ３５ ラッチクロック立ち上がり検出回路 ３６ ラッチクロック立ち下がり検出回路 ４１ ５ビットカウンタ ４３，４４ ５ビットコンパレータ ９１ Ａ／Ｄコンバータ ９２ バンドパスフィルタ ９３ 検波回路 ９４ ＦＭデコーダ ９５ 同期処理部 １０２ サンプリングクロック発生回路 １０５ バイナリカウンタ １０６ デコーダ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/14
Claims (8)
- 【請求項１】 ＦＭ変調波に多重化されたシリアルデー
タを所定の検波手段により２値化した検波信号を、ラッ
チクロックによりラッチしラッチ信号を出力するラッチ
回路と、 第１の制御信号により、前記ラッチ信号か前記ラッチ信
号の反転信号である反転ラッチ信号かを選択して出力す
る第１のセレクタ回路と、 シフトクロックをクロック信号とし前記第１のセレクタ
回路からの出力を入力とするシフトレジスタと、 前記検波信号のエッジを検出しこのエッジに対応するエ
ッジ信号を出力するエッジ検出回路と、 前記エッジ信号に基づき前記ラッチクロックと、シフト
クロック用信号と、エッジ間隔信号とを生成するタイミ
ング発生手段と、 前記エッジ間隔信号が第１のしきい値よりも小さいか、
前記第１のしきい値より大きい値である第２のしきい値
より大きいか、前記第１のしきい値と前記第２のしきい
値の間の値かを判定し、判定信号を出力するコンパレー
タ手段と、 前記エッジ間隔信号が前記第１のしきい値と前記第２の
しきい値の間の値であるときは、前記シフトクロック用
信号を前記シフトクロックとして選択し、前記エッジ間
隔信号が第１のしきい値よりも小さいときは、前記シフ
トクロックを停止し、前記エッジ間隔信号が前記第２の
しきい値より大きいときは、強制的に前記シフトクロッ
クを発生すると共に、前記第１のセレクタ回路に対して
前記反転ラッチ信号を出力させるための前記第１の制御
信号を生成するセレクタ及びセレクタ制御手段と、 を備えるＦＭ多重復号回路。 - 【請求項２】前記ラッチクロックは、前記検波信号の１
周期におけるハイレベル期間またはロウレベル期間の中
央部で活性化されることを特徴とする請求項１記載のＦ
Ｍ多重復号回路。 - 【請求項３】 前記タイミング発生手段は、前記エッジ
信号によりリセットされ、前記エッジ信号の周波数より
も高い周波数の第１のクロックをカウントする第１のカ
ウンタと、 前記第１のカウンタの出力をデコードするデコーダ回路
と、 前記第１のクロックにより前記デコーダ回路の出力を取
り込み、前記シフトクロック用信号を出力する第１のフ
リップフロップと、 前記第１のクロックにより前記シフトクロック用信号を
取り込み、前記ラッチクロックを出力する第２のフリッ
プフロップと、 前記第１のクロックよりも高速の基本クロックにより、
前記シフトクロック用信号の立ち上がりを検出しラッチ
クロック立ち上がり検出信号を出力する立ち上がりエッ
ジ検出回路と、 前記シフトクロック用信号の立ち下がりを検出しラッチ
クロック立ち下がり検出信号を出力する立ち下がりエッ
ジ検出回路と、 前記ラッチクロック立ち下がり検出信号によりリセット
され、前記第１のクロックをカウントする第２のカウン
タと、 前記ラッチクロック立ち上がり検出信号をクロックとし
て前記第２のカウンタの出力をそれぞれ取り込み、前記
エッジ間隔信号を出力する複数のフリップフロップと、 を備える請求項１記載のＦＭ多重復号回路。 - 【請求項４】 前記デコーダ回路は、前記第１のカウン
タの出力またはこの出力の反転値を入力とするＡＮＤゲ
ートを備える請求項３記載のＦＭ多重復号回路。 - 【請求項５】 前記コンパレータ手段は、前記第１のし
きい値と前記エッジ間隔信号との大小を比較し第１の比
較結果を出力する第１のｎビットコンパレータと、 前記第２のしきい値と前記エッジ間隔信号との大小を比
較し第２の比較結果を出力する第２のｎビットコンパレ
ータと、 前記第１の比較結果と前記第２の比較結果と用いて、前
記判定信号を出力するデコーダと、 を備える請求項１記載のＦＭ多重復号回路。 - 【請求項６】 前記ＦＭ変調波の電界強度に合わせて、
前記第１のしきい値と前記第２のしきい値とを設定する
請求項１記載のＦＭ多重復号回路。 - 【請求項７】 前記セレクタ及びセレクタ制御手段は、
前記第１のクロックにより前記判定信号をラッチし、第
２の制御信号を出力する複数のフリップフロップと、 前記第２の制御信号により、第１の入力端子に印加され
る“０”信号と、第２の入力端子に印加される前記シフ
トクロック用信号と、第３の入力端子に印加される強制
的に生成された前記シフトクロックとを、選択して出力
する第２のセレクタ回路と、 を備える請求項１記載のＦＭ多重復号回路。 - 【請求項８】 前記第１のクロックの周波数は、前記検
波信号の基本周波数の整数（Ｋ）倍であり、前記第１の
カウンタはＫ進カウンタである請求項３記載のＦＭ多重
復号回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30913698A JP3323139B2 (ja) | 1998-10-29 | 1998-10-29 | Ｆｍ多重復号回路 |
| EP99121579A EP0998049A3 (en) | 1998-10-29 | 1999-10-29 | FM multiplex decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30913698A JP3323139B2 (ja) | 1998-10-29 | 1998-10-29 | Ｆｍ多重復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138720A JP2000138720A (ja) | 2000-05-16 |
| JP3323139B2 true JP3323139B2 (ja) | 2002-09-09 |
Family
ID=17989343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30913698A Expired - Fee Related JP3323139B2 (ja) | 1998-10-29 | 1998-10-29 | Ｆｍ多重復号回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0998049A3 (ja) |
| JP (1) | JP3323139B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3248382B2 (ja) * | 1995-02-08 | 2002-01-21 | 神鋼電機株式会社 | Ｆｍデコーダ |
| JP3424379B2 (ja) * | 1995-03-30 | 2003-07-07 | カシオ計算機株式会社 | 選択呼出受信装置 |
-
1998
- 1998-10-29 JP JP30913698A patent/JP3323139B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-29 EP EP99121579A patent/EP0998049A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0998049A2 (en) | 2000-05-03 |
| EP0998049A3 (en) | 2004-01-28 |
| JP2000138720A (ja) | 2000-05-16 |
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