JP3478290B2 - Ｄｕｔｙ補正回路 - Google Patents
Ｄｕｔｙ補正回路Info
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- JP3478290B2 JP3478290B2 JP2002107680A JP2002107680A JP3478290B2 JP 3478290 B2 JP3478290 B2 JP 3478290B2 JP 2002107680 A JP2002107680 A JP 2002107680A JP 2002107680 A JP2002107680 A JP 2002107680A JP 3478290 B2 JP3478290 B2 JP 3478290B2
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Description
【０００１】
【発明の属する技術分野】この発明はマンチェスタ符号
化を用いた通信における復調技術に関する。
化を用いた通信における復調技術に関する。
【０００２】
【従来の技術】マンチェスタ符号化された信号から復調
データを作る復調回路として、例えば、特公平７―７９
１８、「データ受信・復調回路」（勝又他）に記載され
ている。図７は復調回路の構成を模式的に表した図であ
る。また、図８は従来の復調回路の復調動作を説明する
図である。
データを作る復調回路として、例えば、特公平７―７９
１８、「データ受信・復調回路」（勝又他）に記載され
ている。図７は復調回路の構成を模式的に表した図であ
る。また、図８は従来の復調回路の復調動作を説明する
図である。
【０００３】次に動作について、図７、図８を参照して
説明する。図において、マンチェスタ符号信号EAはイン
バータ回路５０に供給される。マンチェスタ符号信号EA
とその反転信号は各々遅延回路５１ａ、５１ｂに供給さ
れる。反転信号と遅延されたマンチェスタ符号信号は第
１の論理積回路５２ａに、マンチェスタ符号信号EAと遅
延された反転信号は第２の論理積回路５２ｂに供給され
る。５２ａ、５２ｂの出力は論理和回路５３に供給され
る。
説明する。図において、マンチェスタ符号信号EAはイン
バータ回路５０に供給される。マンチェスタ符号信号EA
とその反転信号は各々遅延回路５１ａ、５１ｂに供給さ
れる。反転信号と遅延されたマンチェスタ符号信号は第
１の論理積回路５２ａに、マンチェスタ符号信号EAと遅
延された反転信号は第２の論理積回路５２ｂに供給され
る。５２ａ、５２ｂの出力は論理和回路５３に供給され
る。
【０００４】論理和回路５３の出力EBはEAの原信号（受
信NRZ信号）の２値レベルが変化する点でローレベルと
なり、EAのレベル変化後の最初のビットの途中でハイレ
ベルとなる。このEBはクロック発生回路５４に供給され
る。クロック発生回路５４はEBのローレベルが時間ｔ0
以上継続し、かつ、その後、EBのハイレベルが時間ｔTH
以上継続したときに立下がる信号を出力する。クロック
発生回路５４の出力クロック信号ＥＣはラッチ回路５５
のクロック端子に供給される。ラッチ回路５５はＥＣの
立下りに同期して、５２ａの出力をラッチし、出力す
る。これにより、マンチェスタ符号信号EAはNRZ符号信
号に復調される。
信NRZ信号）の２値レベルが変化する点でローレベルと
なり、EAのレベル変化後の最初のビットの途中でハイレ
ベルとなる。このEBはクロック発生回路５４に供給され
る。クロック発生回路５４はEBのローレベルが時間ｔ0
以上継続し、かつ、その後、EBのハイレベルが時間ｔTH
以上継続したときに立下がる信号を出力する。クロック
発生回路５４の出力クロック信号ＥＣはラッチ回路５５
のクロック端子に供給される。ラッチ回路５５はＥＣの
立下りに同期して、５２ａの出力をラッチし、出力す
る。これにより、マンチェスタ符号信号EAはNRZ符号信
号に復調される。
【０００５】上記において、ｔ0、ｔTHを適当な値に設
定することで、受信信号のDUTY比が50％を維持できない
場合でも復調されたNRZ符号信号にノイズを発生するこ
とがない。
定することで、受信信号のDUTY比が50％を維持できない
場合でも復調されたNRZ符号信号にノイズを発生するこ
とがない。
【０００６】
【発明が解決しようとする課題】従来の方式では、デー
タの復調にあたり、受信信号にエッジがある場合にのみ
パルスを発生するような信号を作成し、本信号をラッチ
回路のクロック信号とすることで復調を行っていた。ま
た、受信信号のDUTY比が50％を維持できない場合でも復
調できるという利点があった。しかし、受信信号にエッ
ジがない場合にはパルスを発生させることができないた
め、復調信号と再生クロックを同時に出力することがで
きない。一般的な通信の場合、送信機と受信機が非同期
のクロックで動作するため、通常、復調部は受信信号を
用いて送信機のクロックに相当する再生クロックを作成
し、復調データとセットで出力し、上位（例えば制御
部）に対して出力する必要がある。しかし、従来例にお
いては、この再生クロックを作成することができないた
め、一般的な受信機への適用が不可能であった。
タの復調にあたり、受信信号にエッジがある場合にのみ
パルスを発生するような信号を作成し、本信号をラッチ
回路のクロック信号とすることで復調を行っていた。ま
た、受信信号のDUTY比が50％を維持できない場合でも復
調できるという利点があった。しかし、受信信号にエッ
ジがない場合にはパルスを発生させることができないた
め、復調信号と再生クロックを同時に出力することがで
きない。一般的な通信の場合、送信機と受信機が非同期
のクロックで動作するため、通常、復調部は受信信号を
用いて送信機のクロックに相当する再生クロックを作成
し、復調データとセットで出力し、上位（例えば制御
部）に対して出力する必要がある。しかし、従来例にお
いては、この再生クロックを作成することができないた
め、一般的な受信機への適用が不可能であった。
【０００７】この発明は上記のような欠点を解決するた
めになされたもので、マンチェスタ符号の復号にあた
り、DUTY比が50％を維持できない場合、DUTY補正回路を
用いて波形歪みを補正し、補正された受信信号を用いて
復調を行うことで、再生クロックと復調信号を出力する
ことを目的とする。また、復調部の入力端において波形
歪みの補正を行うことで、より精度の高い再生クロック
を作成することを目的とする。また、精度の高い再生ク
ロックと波形歪みが補正された信号を用いて復調を行う
ことで、ビット誤り率の低い復調を実現することを目的
とする。
めになされたもので、マンチェスタ符号の復号にあた
り、DUTY比が50％を維持できない場合、DUTY補正回路を
用いて波形歪みを補正し、補正された受信信号を用いて
復調を行うことで、再生クロックと復調信号を出力する
ことを目的とする。また、復調部の入力端において波形
歪みの補正を行うことで、より精度の高い再生クロック
を作成することを目的とする。また、精度の高い再生ク
ロックと波形歪みが補正された信号を用いて復調を行う
ことで、ビット誤り率の低い復調を実現することを目的
とする。
【０００８】
【課題を解決するための手段】第１の発明によるDUTY補
正回路は、マンチェスタ符号化された信号を受信する受
信手段と、受信手段が受信した“Hレベル”または“Lレ
ベル”の継続時間を観測する観測手段と、観測結果に基
づいて波形歪みを検出する波形歪み検出手段と、前記波
形歪み検出手段で波形歪みが検出された場合に波形歪み
発生期間、受信信号を反転することにより波形の補正を
行う波形補正手段とを備えたものである。
正回路は、マンチェスタ符号化された信号を受信する受
信手段と、受信手段が受信した“Hレベル”または“Lレ
ベル”の継続時間を観測する観測手段と、観測結果に基
づいて波形歪みを検出する波形歪み検出手段と、前記波
形歪み検出手段で波形歪みが検出された場合に波形歪み
発生期間、受信信号を反転することにより波形の補正を
行う波形補正手段とを備えたものである。
【０００９】第２の発明によるDUTY補正回路は、前記波
形歪み検出手段が、受信信号の波形とリファレンス波形
を比較することにより波形歪みを検出するものである。
形歪み検出手段が、受信信号の波形とリファレンス波形
を比較することにより波形歪みを検出するものである。
【００１０】
【発明の実施の形態】実施の形態１．図１は実施の形態
１によるDUTY補正回路の構成を示す図である。図２はNR
Z符号とマンチェスタ符号の関係を説明する図である。
また、図３は実施の形態１によるDUTY補正回路の動作を
示す図である。図１において、１はマンチェスタ符号化
された受信信号が入力される入力端子、２は受信信号の
エッジを検出し、エッジが検出された場合に後段に接続
されたカウンタにリセットパルスを出力し、また、後段
に接続された波形歪み検出回路４にエッジ検出パルスを
出力するエッジ検出回路、３は常時動作し、前段に接続
されたエッジ検出回路２から出力されるリセットパルス
を用いてリセットを行うカウンタ、４はカウンタ３の出
力値と内部に設定された設定値とエッジ検出回路２から
出力されるエッジ検出パルスを用いて波形歪みと判断し
た場合に“H"を出力し、その他の場合には“L"を出力す
る波形歪み検出回路、５は波形歪み検出回路から出力さ
れるセレクタ信号にもとづいて入力信号を選択すること
で波形歪みを補正するセレクタ、６は波形歪みが補正さ
れた受信信号（以下、補正信号と呼ぶ）を出力する出力
端子、７は反転回路である。
１によるDUTY補正回路の構成を示す図である。図２はNR
Z符号とマンチェスタ符号の関係を説明する図である。
また、図３は実施の形態１によるDUTY補正回路の動作を
示す図である。図１において、１はマンチェスタ符号化
された受信信号が入力される入力端子、２は受信信号の
エッジを検出し、エッジが検出された場合に後段に接続
されたカウンタにリセットパルスを出力し、また、後段
に接続された波形歪み検出回路４にエッジ検出パルスを
出力するエッジ検出回路、３は常時動作し、前段に接続
されたエッジ検出回路２から出力されるリセットパルス
を用いてリセットを行うカウンタ、４はカウンタ３の出
力値と内部に設定された設定値とエッジ検出回路２から
出力されるエッジ検出パルスを用いて波形歪みと判断し
た場合に“H"を出力し、その他の場合には“L"を出力す
る波形歪み検出回路、５は波形歪み検出回路から出力さ
れるセレクタ信号にもとづいて入力信号を選択すること
で波形歪みを補正するセレクタ、６は波形歪みが補正さ
れた受信信号（以下、補正信号と呼ぶ）を出力する出力
端子、７は反転回路である。
【００１１】動作について図１〜図３を参照して説明す
る。NRZ信号からマンチェスタ信号への変換にあたって
は、NRZ信号“０”をマンチェスタ信号の“０１”、NRZ
信号“１”の場合をマンチェスタ信号の“１０”とす
る。また、図２、図３においては説明を簡単にするため
に、１シンボル当たり８サンプルしているが、システム
に合わせてサンプル数は任意に設定しても（サンプル数
を増減させても）良い。また、本実施の形態において
は、図１に示したカウンタは説明を簡単にするために、
リセットパルスによるカウンタのリセット値を“１”と
する。
る。NRZ信号からマンチェスタ信号への変換にあたって
は、NRZ信号“０”をマンチェスタ信号の“０１”、NRZ
信号“１”の場合をマンチェスタ信号の“１０”とす
る。また、図２、図３においては説明を簡単にするため
に、１シンボル当たり８サンプルしているが、システム
に合わせてサンプル数は任意に設定しても（サンプル数
を増減させても）良い。また、本実施の形態において
は、図１に示したカウンタは説明を簡単にするために、
リセットパルスによるカウンタのリセット値を“１”と
する。
【００１２】まず、図２を用いて受信信号の形状につい
て説明する。前述のように、マンチェスタ符号の場合で
は、例えばNRZ信号で“１”を送信する場合にはマンチ
ェスタ符号では“１０”となり、また“０”を送信する
場合では“０１”となる。従って、送信NRZ信号のパタ
ーンによって、“Hレベル”または“Lレベル”の継続時
間（以下、パルス幅）は４または８サンプル分に一意に
決定されることになる。従って、パルス幅が４または８
でなかった場合には波形歪みと判定できる。従って波形
歪み検出回路における設定値を、設定値１：４サンプ
ル、設定値２：８サンプルとする。実際には送受信のク
ロックが非同期であるため、エッジには前後１サンプル
程度のジッタを持つことになるため、設定値には１サン
プル分のマージンを与えるが、ここでは説明を簡単にす
るためにマージンなしで説明する。
て説明する。前述のように、マンチェスタ符号の場合で
は、例えばNRZ信号で“１”を送信する場合にはマンチ
ェスタ符号では“１０”となり、また“０”を送信する
場合では“０１”となる。従って、送信NRZ信号のパタ
ーンによって、“Hレベル”または“Lレベル”の継続時
間（以下、パルス幅）は４または８サンプル分に一意に
決定されることになる。従って、パルス幅が４または８
でなかった場合には波形歪みと判定できる。従って波形
歪み検出回路における設定値を、設定値１：４サンプ
ル、設定値２：８サンプルとする。実際には送受信のク
ロックが非同期であるため、エッジには前後１サンプル
程度のジッタを持つことになるため、設定値には１サン
プル分のマージンを与えるが、ここでは説明を簡単にす
るためにマージンなしで説明する。
【００１３】図１、図３を用いてDUTY補正回路の動作を
説明する。まずパルス幅が設定値より大きくなった場合
について説明する。エッジ検出回路２において、図３に
示されたエッジ３が検出されたとする。カウンタ３では
エッジ検出回路２から出力されるリセットパルスにより
カウンタをリセットする。カウンタ出力が１〜８の間は
波形歪み検出回路４からはセレクタ信号“L"が出力さ
れ、セレクタ５では受信信号を選択して出力する。そし
て、カウンタ出力が“9"となった場合、波形歪み検出回
路４ではカウンタ出力が設定値２以上となったことから
波形歪みと判断し、セレクタ信号“H"を出力する。セレ
クタ５では受信信号の反転信号を選択して出力する。こ
れにより、受信信号の“H"が強制的に“L"となるため、
補正信号のDUTY比が改善されたことになる。
説明する。まずパルス幅が設定値より大きくなった場合
について説明する。エッジ検出回路２において、図３に
示されたエッジ３が検出されたとする。カウンタ３では
エッジ検出回路２から出力されるリセットパルスにより
カウンタをリセットする。カウンタ出力が１〜８の間は
波形歪み検出回路４からはセレクタ信号“L"が出力さ
れ、セレクタ５では受信信号を選択して出力する。そし
て、カウンタ出力が“9"となった場合、波形歪み検出回
路４ではカウンタ出力が設定値２以上となったことから
波形歪みと判断し、セレクタ信号“H"を出力する。セレ
クタ５では受信信号の反転信号を選択して出力する。こ
れにより、受信信号の“H"が強制的に“L"となるため、
補正信号のDUTY比が改善されたことになる。
【００１４】次にパルス幅が設定値より小さくなった場
合について説明する。エッジ検出回路２において、図３
に示されたエッジ１が検出されたとする。カウンタ３で
はエッジ検出回路から出力されるリセットパルスにより
カウンタをリセットする。カウンタ出力が１〜３の間は
波形歪み検出回路４からはセレクタ信号“L"が出力さ
れ、セレクタ５では受信信号を選択して出力する。次サ
ンプルにおいてはエッジ検出回路２からエッジ検出パル
スが出力され、また、カウンタ３はリセットされる。波
形歪み検出回路４ではカウンタが“３”（設定値１以
下）の時に次エッジが来たと判断し、波形歪みと判断し
セレクタ信号“H"を出力する。セレクタ５では受信信号
の反転信号を選択して出力する。これにより、受信信号
の“L"が強制的に“H"となるため、受信信号のDUTY比が
改善されたことになる。また、この場合、歪み補正を行
っている間、カウンタの動作を停止させるために波形歪
み検出回路４からカウンタ３に対してDISABLE信号を出
力する。
合について説明する。エッジ検出回路２において、図３
に示されたエッジ１が検出されたとする。カウンタ３で
はエッジ検出回路から出力されるリセットパルスにより
カウンタをリセットする。カウンタ出力が１〜３の間は
波形歪み検出回路４からはセレクタ信号“L"が出力さ
れ、セレクタ５では受信信号を選択して出力する。次サ
ンプルにおいてはエッジ検出回路２からエッジ検出パル
スが出力され、また、カウンタ３はリセットされる。波
形歪み検出回路４ではカウンタが“３”（設定値１以
下）の時に次エッジが来たと判断し、波形歪みと判断し
セレクタ信号“H"を出力する。セレクタ５では受信信号
の反転信号を選択して出力する。これにより、受信信号
の“L"が強制的に“H"となるため、受信信号のDUTY比が
改善されたことになる。また、この場合、歪み補正を行
っている間、カウンタの動作を停止させるために波形歪
み検出回路４からカウンタ３に対してDISABLE信号を出
力する。
【００１５】このように受信マンチェスタ信号のDUTY比
が50%を維持できない場合でも本DUTY補正回路を使用す
ることで、補正信号は50％近傍となり、より精度の高い
再生クロックを作成することができる。また、精度の高
い再生クロックと波形歪みが補正された信号を用いて復
調を行うことで、ビット誤り率の低い復調が可能とな
る。
が50%を維持できない場合でも本DUTY補正回路を使用す
ることで、補正信号は50％近傍となり、より精度の高い
再生クロックを作成することができる。また、精度の高
い再生クロックと波形歪みが補正された信号を用いて復
調を行うことで、ビット誤り率の低い復調が可能とな
る。
【００１６】実施の形態２．図４は発明の実施の形態２
によるDUTY補正回路の構成を示す。図５は図４に記載さ
れた変換器の構成図である。図６は図４に示す相関器に
おいてパターン検出用に設定される検出パターンを示す
図である。図４、図５において、１１はマンチェスタ符
号化された受信信号が入力される入力端子、１２は入力
信号を１クロック分遅延させる遅延素子、１３は受信信
号系列と予め設定されたパターンの相関を求め、受信信
号系列と予め設定されたパターンが一致した場合に変換
器１４に対してセレクタ信号“H"を、それ以外の場合に
はセレクタ信号“L"を出力する相関器であり、１４は相
関器出力から出力されるセレクタ信号に従い、入力信号
または入力信号の反転信号を出力するの変換器である。
変換器１４は遅延素子１２、反転回路１５、セレクタ１
６で構成される。
によるDUTY補正回路の構成を示す。図５は図４に記載さ
れた変換器の構成図である。図６は図４に示す相関器に
おいてパターン検出用に設定される検出パターンを示す
図である。図４、図５において、１１はマンチェスタ符
号化された受信信号が入力される入力端子、１２は入力
信号を１クロック分遅延させる遅延素子、１３は受信信
号系列と予め設定されたパターンの相関を求め、受信信
号系列と予め設定されたパターンが一致した場合に変換
器１４に対してセレクタ信号“H"を、それ以外の場合に
はセレクタ信号“L"を出力する相関器であり、１４は相
関器出力から出力されるセレクタ信号に従い、入力信号
または入力信号の反転信号を出力するの変換器である。
変換器１４は遅延素子１２、反転回路１５、セレクタ１
６で構成される。
【００１７】本実施の形態においても説明を簡単にする
ために、１シンボル当たり８サンプルとする。また、本
実施の形態においては、DUTY補正回路の一例として、パ
ルス幅が設定値より小さくなった場合に動作する例で説
明する。実施の形態１の場合と同様に、受信信号におけ
るパルス幅は４または８サンプル分となる。従って、パ
ルス幅が４サンプル以下の場合には波形歪みと判定でき
る。実際には送受信のクロックが非同期であるため、エ
ッジには前後１サンプル程度のジッタを持つことになる
ため、設定値には１サンプル分のマージンを与えるが、
ここでは説明を簡単にするためにマージンなしで説明す
る。図６に相関器においてパターン検出用に設定される
検出パターンを示す。図６において例えばパターン１は
波形歪みによって“Hレベル”が２サンプルとなった場
合を検出するためのパターンである。
ために、１シンボル当たり８サンプルとする。また、本
実施の形態においては、DUTY補正回路の一例として、パ
ルス幅が設定値より小さくなった場合に動作する例で説
明する。実施の形態１の場合と同様に、受信信号におけ
るパルス幅は４または８サンプル分となる。従って、パ
ルス幅が４サンプル以下の場合には波形歪みと判定でき
る。実際には送受信のクロックが非同期であるため、エ
ッジには前後１サンプル程度のジッタを持つことになる
ため、設定値には１サンプル分のマージンを与えるが、
ここでは説明を簡単にするためにマージンなしで説明す
る。図６に相関器においてパターン検出用に設定される
検出パターンを示す。図６において例えばパターン１は
波形歪みによって“Hレベル”が２サンプルとなった場
合を検出するためのパターンである。
【００１８】図４、図５、図６を用いてDUTY補正回路の
動作の説明を行う。入力端子１１から受信信号が入力さ
れる。時刻Tにおいて相関器１３では入力された受信信
号系列とパターン検出用に予め設定された検出パターン
との相関を求める。一致するパターンがない場合には、
セレクタ信号“L"を出力する。変換器１４においては、
セレクタ信号が“L"であったため入力信号を１サンプル
分遅延して出力する。従って時刻（T＋1）においては、
時刻Tにおける受信信号系列を１サンプル分遅延させた
ものとなる。次に、時刻Tにおいて受信信号系列がパタ
ーン２と一致した場合、本来４サンプル分“Hレベル”
となるパルスが３サンプル分となっていると判定する。
よって、相関器１３は変換器１４に対してセレクタ信号
“H"を出力する。変換器１４ではセレクタ信号が“H"で
あったためデータ系列中のD8を反転して出力する。これ
により時刻（T＋1）においては“Hレベル”となるパル
スが４サンプル分となり、波形歪みが補正された受信信
号系列となる。これにより、受信信号のDUTY比が改善さ
れたことになる。
動作の説明を行う。入力端子１１から受信信号が入力さ
れる。時刻Tにおいて相関器１３では入力された受信信
号系列とパターン検出用に予め設定された検出パターン
との相関を求める。一致するパターンがない場合には、
セレクタ信号“L"を出力する。変換器１４においては、
セレクタ信号が“L"であったため入力信号を１サンプル
分遅延して出力する。従って時刻（T＋1）においては、
時刻Tにおける受信信号系列を１サンプル分遅延させた
ものとなる。次に、時刻Tにおいて受信信号系列がパタ
ーン２と一致した場合、本来４サンプル分“Hレベル”
となるパルスが３サンプル分となっていると判定する。
よって、相関器１３は変換器１４に対してセレクタ信号
“H"を出力する。変換器１４ではセレクタ信号が“H"で
あったためデータ系列中のD8を反転して出力する。これ
により時刻（T＋1）においては“Hレベル”となるパル
スが４サンプル分となり、波形歪みが補正された受信信
号系列となる。これにより、受信信号のDUTY比が改善さ
れたことになる。
【００１９】また、時刻Tにおいて受信信号系列がパタ
ーン１と一致した場合、本来４サンプル分“Hレベル”
となるパルスが２サンプル分となっていると判定する。
よって、相関器１３は変換器１４に対してセレクタ信号
“H"を出力し、変換器１４ではデータ系列中のD8を反転
して出力する。これにより時刻（T＋1）においては“H
レベル”となるパルスが３サンプル分となる。この場
合、時刻（T＋1）においては受信信号系列がパターン２
と一致するため、再度同様の処理を行い、これにより時
刻（T＋2）においては“Hレベル”となるパルスが４サ
ンプル分となり、波形歪みが補正された受信信号系列と
なる。
ーン１と一致した場合、本来４サンプル分“Hレベル”
となるパルスが２サンプル分となっていると判定する。
よって、相関器１３は変換器１４に対してセレクタ信号
“H"を出力し、変換器１４ではデータ系列中のD8を反転
して出力する。これにより時刻（T＋1）においては“H
レベル”となるパルスが３サンプル分となる。この場
合、時刻（T＋1）においては受信信号系列がパターン２
と一致するため、再度同様の処理を行い、これにより時
刻（T＋2）においては“Hレベル”となるパルスが４サ
ンプル分となり、波形歪みが補正された受信信号系列と
なる。
【００２０】実施の形態１と同様に、このように受信マ
ンチェスタ信号のDUTY比が50%を維持できない場合でも
本DUTY補正回路を使用することで、補正信号は50％近傍
となり、より精度の高い再生クロックを作成することが
できる。また、精度の高い再生クロックと波形歪みが補
正された信号を用いて復調を行うことで、ビット誤り率
の低い復調が可能となる。
ンチェスタ信号のDUTY比が50%を維持できない場合でも
本DUTY補正回路を使用することで、補正信号は50％近傍
となり、より精度の高い再生クロックを作成することが
できる。また、精度の高い再生クロックと波形歪みが補
正された信号を用いて復調を行うことで、ビット誤り率
の低い復調が可能となる。
【図１】 実施の形態１によるDUTY補正回路の構成を示
す。
す。
【図２】 NRZ符号とマンチェスタ符号の関係を説明す
る図である。
る図である。
【図３】 実施の形態１によるDUTY補正回路の動作を示
す。
す。
【図４】 実施の形態２によるDUTY補正回路の構成を示
す。
す。
【図５】 図４に記載された変換器の構成図、
【図６】 図４に記載の相関器においてパターン検出用
に設定される検出パターンを示す図である。
に設定される検出パターンを示す図である。
【図７】 従来の復調回路の構成を模式的に表した図で
ある。
ある。
【図８】 従来の復調回路の復調動作を説明する図であ
る。
る。
１ マンチェスタ符号化された受信信号が入力される入
力端子 ２ エッジ検出回路 ３ カウンタ ４ 波形歪み検出回路 ５ 波形歪みを補正するセレクタ ６ 補正信号を出力する出力端子 ７ 反転回路 １１ マンチェスタ符号化された受信信号が入力される
入力端子 １２ 入力信号を１クロック分遅延させる遅延素子 １３ 相関器 １４ 変換器 １５ 反転回路 １６ セレクタ
力端子 ２ エッジ検出回路 ３ カウンタ ４ 波形歪み検出回路 ５ 波形歪みを補正するセレクタ ６ 補正信号を出力する出力端子 ７ 反転回路 １１ マンチェスタ符号化された受信信号が入力される
入力端子 １２ 入力信号を１クロック分遅延させる遅延素子 １３ 相関器 １４ 変換器 １５ 反転回路 １６ セレクタ
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(56)参考文献 特開 平11−127142（ＪＰ，Ａ)
特開 平11−88447（ＪＰ，Ａ)
特開 平４−290305（ＪＰ，Ａ)
特開 平９−139659（ＪＰ，Ａ)
特公 平７−7918（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 25/49
H03K 5/04
H03M 5/12
H04L 25/03
Claims (2)
- 【請求項１】 マンチェスタ符号化された信号を受信す
る受信手段と、受信手段が受信した“Hレベル”または
“Lレベル”の継続時間を観測する観測手段と、観測結
果に基づいて波形歪みを検出する波形歪み検出手段と、
前記波形歪み検出手段で波形歪みが検出された場合に波
形歪み発生期間、受信信号を反転することにより波形の
補正を行う波形補正手段とを備えたことを特徴とするDU
TY補正回路。 - 【請求項２】 前記波形歪み検出手段は、受信信号の波
形とリファレンス波形を比較することにより波形歪みを
検出することを特徴とする請求項１に記載のDUTY補正回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002107680A JP3478290B2 (ja) | 2002-04-10 | 2002-04-10 | Ｄｕｔｙ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002107680A JP3478290B2 (ja) | 2002-04-10 | 2002-04-10 | Ｄｕｔｙ補正回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23342899A Division JP3458782B2 (ja) | 1999-08-20 | 1999-08-20 | Ｄｕｔｙ補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002354055A JP2002354055A (ja) | 2002-12-06 |
| JP3478290B2 true JP3478290B2 (ja) | 2003-12-15 |
Family
ID=19193853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002107680A Expired - Lifetime JP3478290B2 (ja) | 2002-04-10 | 2002-04-10 | Ｄｕｔｙ補正回路 |
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|---|---|
| JP (1) | JP3478290B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5983975B1 (ja) * | 2015-12-25 | 2016-09-06 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
| JP6474004B2 (ja) * | 2016-05-12 | 2019-02-27 | パナソニックＩｐマネジメント株式会社 | 親機および通信方法 |
-
2002
- 2002-04-10 JP JP2002107680A patent/JP3478290B2/ja not_active Expired - Lifetime
Also Published As
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