JP3561595B2 - Ｒｄｓ受信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＲＤＳ放送信号中に含まれるＲＤＳデータを復調して、誤り訂正処理を実行するＲＤＳ受信装置に係わり、特に、信頼度データを用いた軟判定誤り訂正方式を行う同装置に関する。
【０００２】
【従来の技術】
ＲＤＳ受信装置において、一般に、受信信号は、伝送路上で発生したフェージングなどの影響によりノイズ成分を多く含んでおり、復調回路で受信信号を正確に１か０か判定できない場合がある。従来は、適当な閾値との比較により０，１を判定して復号し、その後の同期再生回路や誤り訂正回路に入力していたが、上記復号されたデジタル信号の信頼度を表すデータ（以下、これを信頼度データと呼ぶ）を受信信号レベルに応じて新たに出力し、後段の誤り訂正等においてこの信頼度データを用いることで、受信システムの精度を向上することが可能である。そして、本願出願人は、このような軟判定誤り訂正方式については特願平７−１３４５１４号に、また、信頼度データの生成方式については特願平８−１００３６７号において出願済みである。
【０００３】
そこで、これらの出願に記載した従来のＲＤＳ受信装置について、図７を参照して説明する。
まず、ＲＤＳ信号は、ＲＤＳデータが差動符号化され、この差動符号化データが更にバイフェーズシンボルデータに符号化され、その後、５７ＫＨｚのキャリア信号により振幅変調されて伝送される。従って、受信装置側では、入力されたＲＤＳ信号をデジタルデータに変換した後、バイフェーズデコードして差動符号化データを得、次に、この差動符号化データを差動デコードすることで元のＲＤＳデータを得ることができる。
【０００４】
即ち、図７に示すように、ＲＤＳ信号は、５７ＫＨｚバンドパスフィルター１によりＦＭ音声信号より分離され、復調回路２に入力される。復調回路２においては、同期検波回路３でＲＤＳ信号の同期検波が行われ、続いて、バイフェーズデコード回路４でバイフェーズデコード処理が実行され、差動符号化データａとその信頼度を示す信頼度データｂが出力される。差動符号化データａは、差動デコード回路５に入力され、ここで、連続する差動符号化データがＥＸＯＲ処理されることにより差動デコードされ、ＲＤＳデータｃが得られる。一方、信頼度データｂは、Ｄフリップフロップ６及び選択回路７に入力され、連続する差動符号化データに対応する信頼度データのうちどちらか低い信頼度データが選択され、選択された信頼度データが差動デコード回路５からのＲＤＳデータに対応する信頼度データとして出力される。
【０００５】
例えば、バイフェーズデコード回路４の差動符号化データ出力ａが図８ア、その対応する信頼度データ出力ｂが図８イに示すようであるとすると、差動デコード回路５では直前の差動符号化データとのＥＸＯＲ処理が行われるため、ＲＤＳデータ出力ｃは図８ウに示すようになり、また、選択回路７では信頼度の低いデータが選択されるので、信頼度データ出力ｄは図８エに示すようになる。
【０００６】
また、差動デコード回路５から出力されるＲＤＳデータｃは、同期再生回路８に入力され、ＲＤＳデータの同期再生が行われ、軟判定誤り訂正処理回路９に所定のタイミング信号を出力する。軟判定誤り訂正処理回路９には、差動デコード回路５からのＲＤＳデータｃと選択回路７からの信頼度データｄが入力され、同期再生回路８からのタイミング信号に基づいて、軟判定誤り訂正を実行する。
【０００７】
軟判定誤り訂正については、上記の特願平７−１３４５１４号に示したように、信頼度データのうち低い信頼度を示すＲＤＳデータ、つまり、信頼度データが「０」であるＲＤＳデータについて、軟判定制御を行う。即ち、信頼度データが「０」であるＲＤＳデータは、その信頼度が低いので「１」の場合は「０」、「０」の場合は「１」というように、本来のデータは差動デコード回路５から出力されたデータの逆であるかもしれない。そこで、軟判定誤り訂正処理回路９では、信頼度データが「０」であるＲＤＳデータについて、取り得る可能性のある全ての組み合わせのＲＤＳデータパターンを生成して、これらの全ての組み合わせについて内部の誤り訂正回路で誤り訂正を行う。図８ウ，エに示すデータｃ，ｄの例では、第３ビットと第４ビットの信頼度データが「０」であるので、第３ビットと第４ビットのＲＤＳデータが取り得る全ての組み合わせは、図８オ〜クに示すｅ１〜ｅ４の４通りであり、この４通りのパターンについて誤り訂正が実行される。
【０００８】
【発明が解決しようとする課題】
上述したように、従来は、差動デコード処理後のＲＤＳデータに対して、信頼度データを用いた軟判定誤り訂正が行われていた。しかし、もともと信頼度データは差動デコード処理前のバイフェーズデコード回路で生成され出力されているものである。このため、図８の例では、差動符号化データａ中で、信頼度が低い「０」と判定されているのは第４ビットだけなので、取り得る差動符号化データパターンとしては、本来、第４ビットが「０」か「１」となる２通りの場合しか考えられないはずである。ところが、従来では、差動デコードする際に隣り合うデータとの間でＥＸＯＲ処理し、これに伴って、信頼度データとしては隣り合う信頼度データのうち信頼度が低いデータを選択するため、信頼度の低いデータがひとつあると相前後する差動符号化データの信頼度に影響を及ぼしてしまう。この結果、差動デコード出力であるＲＤＳデータｃの信頼度データｄは、第３ビットだけでなく、第４ビットも「０」となり、誤り訂正回路では合計４通りのデータパターンについて誤り訂正を行わなければならなくなる。つまり、結果として信頼度の低いデータを増やすことになっていた。
【０００９】
そして、信頼度の低いデータが多くあればあるほど、組み合わせの数が多くなり、誤り訂正が成功する確率が高くなる一方で、誤って誤り訂正が成功してしまう確率も高くなる。特にＲＤＳ信号の場合、ＣＲＣなどのチェックビットが付加されていないため、このような誤訂正を避けることが難しい。
そこで、信頼度の低いデータの数が一定の閾値以上ある場合は軟判定誤り訂正を実行しないようにすることが考えられるが、従来では、上述したように信頼度の低いデータを増やす構成であったため、誤り訂正を実行できない場合が増加することとなってしまう。
【００１０】
【課題を解決するための手段】
本発明は、ＲＤＳデータを差動符号化し、更にバイフェーズ符号化した後変調して得られるＲＤＳ信号を受信するＲＤＳ受信装置において、バイフェーズデコード回路を含み、入力されるＲＤＳ信号に基づいてバイフェーズデコード後の差動符号化データ及び該差動符号化データの信頼度を示す信頼度データを出力する復調回路と、前記信頼度データに従って前記差動符号化データが取り得る可能性のある全ての組み合わせの差動符号化データパターンを生成するパターン生成回路と、該生成した差動符号化データパターン中の差動符号化データをデコードしてＲＤＳデータを出力する差動デコード回路と、前記ＲＤＳデータを誤り訂正する誤り訂正回路とを備えたことを特徴とする。
【００１１】
本発明では、差動デコード前、即ちバイフェーズデコード後の差動符号化データについて、信頼度データに従って軟判定するデータの組み合わせを決定し、その後差動デコードして誤り訂正が実行されるので、誤り訂正する組み合わせの数が少なくなる。
【００１２】
【発明の実施の形態】
図１に、本発明によるＲＤＳ受信装置のブロック図を示す。
図において、ＲＤＳ信号は、５７ＫＨｚバンドパスフィルター１によりＦＭ音声信号より分離され復調回路２に入力される。復調回路２中では、同期検波回路３によりＲＤＳ信号が検波された後、バイフェーズデコード回路４により差動符号化データａとそれに対応する信頼度データｂが出力される。この差動符号化データａは差動デコード回路５に入力され、連続する差動データをＥＸＯＲ処理することにより差動デコードされ、ＲＤＳデータが得られる。このＲＤＳデータは同期再生回路５に入力され、ＲＤＳデータのブロック・グループ同期が検出再生され、ここから、各ブロックデータ毎に誤り訂正を実行するように、誤り訂正制御回路１０５にタイミング制御信号が出力される。以上は、従来と同様の動作である。
【００１３】
しかしながら、本実施形態においては、バイフェーズデコード回路４からの差動符号化データａ及びそれに対応する信頼度データｂは軟判定誤り訂正処理回路１０に入力される。具体的には、差動符号化データａ及びそれに対応する信頼度データｂは、スイッチ１０３，１０４を各々介して、それぞれシフトレジスタ１０１，１０２に入力される。この時、スイッチ１０３，１０４は上側に接続される。そして、同期再生回路８から誤り訂正タイミング信号が誤り訂正制御回路１０５に入力されると、まず、ビット数判定回路１０６によりシフトレジスタ１０２に入力された信頼度データ「０」の数を検出し、その数が所定の閾値よりも少ないかどうか判定する。少ない場合、軟判定誤り制御を実行し、超える場合は通常の硬判定誤り訂正を実行する。
【００１４】
軟判定誤り訂正を実行する場合、スイッチ１０３，１０４は下側に接続され、シフトレジスタ１０１，１０２の各データを繰り返し循環させて、信頼度データに応じて差動符号化データが取り得る可能性のある全ての差動符号化データパターンｇを生成する。即ち、誤り訂正制御回路１０５はシフトレジスタ１０２から信頼度データを受け取り、その信頼度データが「１」のときに「０」レベルの差動データ制御信号ｆをＥＸＯＲ回路１０７に出力し、信頼度データが「０」のときには「０」レベルと「１」レベルの差動データ制御信号ｆをシフトレジスタ１０１、１０２の循環毎に順次変更してＥＸＯＲ回路１０７に出力する。このＥＸＯＲ回路１０７の他方の入力にはシフトレジスタ１０１から差動符号化データが順次入力されおり、従って、この差動データ制御信号ｆは、差動符号化データの信頼度が「０」を示すタイミングにおいて、シフトレジスタ１０１からの差動符号化データを反転・非反転制御する働きをする。
【００１５】
この差動データ制御信号ｆの働きを図２に基づき説明する。例えば、シフトレジスタ１０１，１０２の差動符号化データａ及び信頼度データｂが各々図２ア，イに示す状態であるとする。尚、本来のＲＤＳデータは２６ビットをひとつのブロックとして構成されているため、シフトレジスタには差動符号化データとしては２７ビット分のデータがあるわけであるが、ここでは説明を簡単にするため、１０ビットとしている。この場合、信頼度データｂは第４ビットと第８ビットにおいて信頼度が低い値「０」となっている。そこで、誤り訂正制御回路１０５は差動データ制御信号ｆとして、図２ウ〜カに示すように、シフトレジスタ１０１から第４ビット目と第８ビット目が出力されるタイミングで、シフトレジスタ１０１の１循環毎に、順次、「０，０」「０，１」「１，０」「１，１」となり、他のビットが出力されるときは「０」となるｆ１〜ｆ４の４通りの差動データ制御信号パターンを出力する。その結果、ＥＸＯＲ回路１０７からは図２キ〜コに示すような４通りの差動符号化データパターンｇ１〜ｇ４が順次発生する。これらの４つの差動符号化データパターンは差動デコード回路１０８に入力されてＲＤＳデータｈにデコードされ、このＲＤＳデータが誤り訂正回路１０９に入力される。従って、誤り訂正回路１０９では、差動符号化データパターンの４通りの組み合わせについて、各々誤り訂正が実行される。
【００１６】
尚、従来例において説明したように、バイフェーズデコード回路４からの差動符号化データａとその信頼度データｂが、各々、図８ア，イ（図３ア，イ）に示すような場合、図１の構成では、図３ウ，エに示すように、ＥＸＯＲ回路１０７から、信頼度データが「０」である第４ビット目の差動符号化データが「０」と「１」となる２通りの差動符号化データパターンｇ１，ｇ２が生成されて順次出力され、その差動デコード結果として図３オ，カに示すＲＤＳデータｈ１，ｈ２が得られる。よって、従来４通りのＲＤＳデータを誤り訂正しなければならなかったのに対し、図１の構成では２通りのＲＤＳデータについて誤り訂正を実行するだけでよくなる。
【００１７】
また、誤訂正を防ぐために、ビット数判定回路１０６において信頼度の低いデータの数が一定の閾値以上か判定し、閾値以上の場合軟判定誤り訂正を行わないようにしている。例えば、閾値が４ビットであるとすると、バイフェーズデコード出力に信頼度の低いデータが２ビットあれば、差動デコード出力に信頼度の低いデータが４ビット生じることになり、従来方式では軟判定誤り訂正は行われない。しかし、本実施形態では、差動デコード前の差動符号化データに対する信頼度データにより軟判定誤り訂正が制御されるため、信頼度の低いデータが２ビットあっても閾値以下となり、軟判定誤り訂正が実行される。つまり、本実施形態では、従来方式では軟判定誤り訂正が行われなかったような場合でも軟判定誤り訂正が可能となる。
【００１８】
ところで、復調回路２の構成としては、上述した特願平８−１００３６７号に示す構成を用いればよい。即ち、復調回路２中の同期検波回路２及びバイフェーズデコード回路４を、図４に示すように構成する。
この構成では、５７ＫＨｚバンドパスフィルター１でＦＭコンポジット信号から分離されたＲＤＳ信号がコンパレータ２０に入力され、０，１のデジタル信号に２値化される。コンパレータ出力は、キャリア再生回路２１及びＤフリップフロップ（以下、Ｄ−ＦＦという）２２に入力され、キャリア再生回路２１で５７ＫＨｚのキャリアに同期したクロック信号が再生され、この再生クロック信号に基づきＤ−ＦＦ２２により、コンパレータ出力がサンプリングされる。
【００１９】
図６に信号波形を示して説明すると、バンドパスフィルター１から図６アに示すようなＲＤＳ信号ｉが出力され、コンパレータ出力には図６イに示すデジタル信号ｊが得られる。キャリア再生回路２１により再生される５７ＫＨｚの再生クロックｋは図６ウに示すタイミング（キャリア信号に対して９０度の位相）で、Ｄ−ＦＦ２２にクロック信号として入力される。この結果、Ｄ−ＦＦ２２のサンプリング出力として図６エに示す信号ｌが得られ、この信号がバイフェーズクロック再生回路２３と加算器２４に入力される。バイフェーズクロック再生回路２３では、バイフェーズシンボルレートのクロックパルスｍを再生し、加算器２４においては、加算器２４の出力を入力するＤ−ＦＦ２５の出力とＤ−ＦＦ２２の出力とを加算する。そして、Ｄ−ＦＦ２５は、バイフェーズシンボルレートのクロックパルスｍによりリセットされるので、このＤ−ＦＦ２５と加算器２４により累算器が構成され、Ｄ−ＦＦ２２からのサンプリング出力データは、１シンボル期間にわたり累算される。より具体的には、サンプリング出力データの「１」の数が累算される。
【００２０】
ここで、サンプリングデータが理想的なデータであれば、ＲＤＳ信号の場合、１シンボル期間に２４キャリアの信号が入力されるので、この加算器における積算値ｎは２４または０となるはずである（この実施形態では６または０）。そして、Ｄ−ＦＦ２６にはバイフェーズシンボルレートのクロックパルスｍにより累算結果がラッチされ、バイフェーズデコード回路４に入力される。
【００２１】
バイフェーズデコード回路４は、Ｄ−ＦＦ２６の出力をバイフェーズシンボルレートのクロックパルスｍにより更にラッチするＤ−ＦＦ４０と、このＤ−ＦＦ４０の出力データからＤ−ＦＦ２６の出力データを減算する減算回路４１と、減算結果を判定して信頼度データを生成する信頼度判定回路４２と、データクロック再生回路４５を備え、隣り合うバイフェーズシンボルデータ間での減算を行う。そして、減算結果の符号ビットを差動符号化データとしてＤ−ＦＦ４３を介して出力する。また、減算結果は、信頼度判定回路４２にも入力される。理想的なノイズのないＲＤＳ信号が入力されていれば、減算結果は、２４−０＝＋２４または０−２４＝−２４となるが、ノイズなどの影響でこの減算結果が、０近傍の値となることがある。そこで、信頼度判定回路４２では、例えば＋−５を閾値として、この減算結果が＋−５以下となればデコードされた差動符号化データの信頼度は低いものとして判断してその信頼度データを０に設定し、＋−５を越えるようであれば信頼度データを１とする。
【００２２】
尚、データクロック再生回路４５は、Ｄ−ＦＦ２６の出力に基づいてバイフェーズシンボルデータのペアを判定し、シンボル毎のバイフェーズクロックｍからペアとなる１シンボル置きのタイミングでのクロックを分離し、これをデータクロックｐとしてＤ−ＦＦ４３，４４に出力している。よって、Ｄ−ＦＦ４３，４４には、ペアを構成する２つのバイフェーズシンボルデータからバイフェースデコードされた差動符号化データとその信頼度データがラッチされる。
【００２３】
図２に示す具体回路においては、サンプリング出力の積算結果を得るのに、サンプリングデータを１シンボル期間にわたり単純に累算する累算器（加算器２４及びＤ−ＦＦ２５）を用いたが、その代わりにローパスフィルタを用いることもできる。
即ち、図３に示すように、加算器２４およびＤ−ＦＦ２５の代わりにＲＤＳバイフェーズシンボルレートである２．３７５ＫＨｚを通過帯域とするデジタルローパスフィルタ２７を設け、このフィルタ２７にＤ−ＦＦ２２からのサンプリング出力を入力する。また、バイフェーズクロック再生回路２８においては、図６クに示すように１シンボル期間のほぼ中点でバイフェーズシンボルレートのクロックｑを発生するよう構成し、このバイフェーズクロックｑをＤ−ＦＦ２６のクロック端子に印加してデジタルローパスフィルタ２７の出力をラッチする。このラッチ出力にはフィルタ演算による小数点以下のレベルも出力すれば複数ビットの結果が得られる。即ち、入力信号がノイズのない理想的な信号であれば、このラッチ出力には１．００または０．００の出力が得られるが、ノイズ等により波形が歪んでいれば０．５０近傍の出力が得られることになる。このラッチ出力は、前述の実施形態と同様にバイフェーズデコード回路４に入力され、バイフェーズデコード回路４においてペアを構成しているバイフェーズシンボルデータ間で減算が行われ、減算結果が正となれば差動符号化データは１となり、負となれば０となる。この時、理想的なノイズのないＲＤＳ信号が入力されておれば、減算結果は１．００−０．００＝＋１または０．００−１．００＝−１となるが、ノイズ成分を含む場合±０近傍の値となる。そこで、この減算結果が例えば±０．３以下となればデコードされた差動符号化データの信頼度は低いものと判断して信頼度データを０に設定し、±０．３を越えるようであれば信頼度データを１とする。
【００２４】
尚、ＲＤＳデータの再生は、必ずしも積算結果に基づいて行う必要はなく、サンプリングデータそのものから再生しても良い。
【００２５】
【発明の効果】
本発明によれば、誤り訂正回路に入力される信頼度の低いデータ量を従来の半分に押さえることができ、従って、誤訂正の発生を押さえることが可能となる。また、信頼度の低いデータ数が一定の閾値より多いときには軟判定誤り訂正を実行しないようなシステムにおいては、従来より多くの場合において軟判定誤り訂正が適用できるようになる。
【図面の簡単な説明】
【図１】本発明の実施形態としてのＲＤＳ受信装置の構成を示すブロック図である。
【図２】本実施形態の動作を説明するためのデータパターンを示す説明図である。
【図３】本実施形態の動作を説明するための他のデータパターンを示す説明図である。
【図４】本実施形態における復調回路の具体構成を示すブロック図である。
【図５】本実施形態における復調回路の他の具体構成を示すブロック図である。
【図６】本実施形態の復調回路の動作を説明するためのタイミングチャートである。
【図７】従来のＲＤＳ受信装置の構成を示すブロック図である。
【図８】従来のＲＤＳ受信装置の動作を説明するためのデータパターンを示す説明図である。
【符号の説明】
１ バンドパスフィルター
２ 復調回路
３ 同期検波回路
４ バイフェーズデコード回路
５ 差動デコード回路
７ 選択回路
８ 同期再生回路
９、１０ 軟判定誤り訂正処理回路
２０ コンパレータ
２１ キャリア再生回路
２２、２５、２６、４０、４３、４４ Ｄフリップフロップ
２３、２８ バイフェーズクロック再生回路
２４ 加算器
２７ ローパスフィルタ
４１ 減算器
４２ 信頼度判定回路
４５ データクロック再生回路
１０１、１０２ シフトレジスタ
１０５ 誤り訂正制御回路
１０６ ビット数判定回路
１０７ ＥＸＯＲ回路
１０８ 差動デコード回路
１０９ 誤り訂正回路

Claims (3)

1. ＲＤＳデータを差動符号化し、更にバイフェーズ符号化した後変調して得られるＲＤＳ信号を受信するＲＤＳ受信装置において、バイフェーズデコード回路を含み、入力されるＲＤＳ信号に基づいてバイフェーズデコード後の差動符号化データ及び該差動符号化データの信頼度を示す信頼度データを出力する復調回路と、前記信頼度データに従って前記差動符号化データが取り得る可能性のある全ての組み合わせの差動符号化データパターンを生成するパターン生成回路と、該生成した差動符号化データパターン中の差動符号化データをデコードしてＲＤＳデータを出力する差動デコード回路と、前記ＲＤＳデータを誤り訂正する誤り訂正回路とを備えたことを特徴とするＲＤＳ受信装置。
2. 前記復調回路は、入力されるＲＤＳ信号をデジタル化した信号のサンプリング出力を積算する積算回路と、該積算結果に基づいて前記信頼度データを生成する信頼度データ生成回路とを有することを特徴とする請求項１記載のＲＤＳ受信装置。
3. 前記パターン生成回路は、前記信頼度データが所定レベルである差動符号化データを取り得る可能性のある全ての差動符号化データに置き換えて、前記差動符号化パターンを生成することを特徴とする請求項１記載のＲＤＳ受信装置。

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