JP3271180B2 - データ復調装置 - Google Patents
データ復調装置Info
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- JP3271180B2 JP3271180B2 JP17201097A JP17201097A JP3271180B2 JP 3271180 B2 JP3271180 B2 JP 3271180B2 JP 17201097 A JP17201097 A JP 17201097A JP 17201097 A JP17201097 A JP 17201097A JP 3271180 B2 JP3271180 B2 JP 3271180B2
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- Japan
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- signal
- circuit
- data
- clock
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Circuits Of Receivers In General (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＤＳ放送信号や
ＦＭ多重信号中に含まれるデジタルデータを復調する装
置に関する。
ＦＭ多重信号中に含まれるデジタルデータを復調する装
置に関する。
【０００２】
【従来の技術】一般に、デジタルデータにより例えば５
７ＫＨｚの搬送波信号をＰＳＫ変調した信号を、ＦＭ信
号に重畳して放送するＲＤＳ放送がある。受信されたＲ
ＤＳ信号からデジタルデータを再生するには、初めに、
搬送波信号を再生し、再生搬送波信号によりＲＤＳ信号
を復調する必要がある。また、ＲＤＳ放送においては、
ＲＤＳ信号と同一搬送波周波数にＡＲＩ信号が多重され
ることがあり、ＡＲＩ信号が存在すると、ＲＤＳ信号の
復調位相が変わるため、従来では、ＡＲＩ信号を検出し
て、復調位相条件をＡＲＩ信号の有無に応じて制御し、
ＲＤＳ信号の復調を行っている。
７ＫＨｚの搬送波信号をＰＳＫ変調した信号を、ＦＭ信
号に重畳して放送するＲＤＳ放送がある。受信されたＲ
ＤＳ信号からデジタルデータを再生するには、初めに、
搬送波信号を再生し、再生搬送波信号によりＲＤＳ信号
を復調する必要がある。また、ＲＤＳ放送においては、
ＲＤＳ信号と同一搬送波周波数にＡＲＩ信号が多重され
ることがあり、ＡＲＩ信号が存在すると、ＲＤＳ信号の
復調位相が変わるため、従来では、ＡＲＩ信号を検出し
て、復調位相条件をＡＲＩ信号の有無に応じて制御し、
ＲＤＳ信号の復調を行っている。
【０００３】図５は従来のＲＤＳの復調回路である。入
力端子ＩＮから入力されたコンポジット信号は５７ＫＨ
ｚのＢＰＦ１によりＲＤＳ信号成分が分離され、同期検
波回路２、第１ＰＬＬ回路３及びＡＲＩ検出回路４に入
力される。第１ＰＬＬ回路３では、５７ＫＨｚの搬送波
信号に同期した第１再生クロックが再生され、同期検波
回路２に入力される。また、ＡＲＩ検出回路において、
分離されたＲＤＳ信号に基づきＡＲＩ信号の有無が検出
される。同期検波回路２では、ＡＲＩ検出回路４の出力
信号に応じて、ＲＤＳ信号を第１再生クロックにより同
期検波し、バイフェーズ信号が再生される。ＡＲＩ検出
回路４の出力信号は同期検波回路２に印加され、ＡＲＩ
信号の有無に応じて同期検波回路２の検波位相が変わる
ため、ＡＲＩ信号の有無に関わらずＲＤＳ信号は正確に
復調される。
力端子ＩＮから入力されたコンポジット信号は５７ＫＨ
ｚのＢＰＦ１によりＲＤＳ信号成分が分離され、同期検
波回路２、第１ＰＬＬ回路３及びＡＲＩ検出回路４に入
力される。第１ＰＬＬ回路３では、５７ＫＨｚの搬送波
信号に同期した第１再生クロックが再生され、同期検波
回路２に入力される。また、ＡＲＩ検出回路において、
分離されたＲＤＳ信号に基づきＡＲＩ信号の有無が検出
される。同期検波回路２では、ＡＲＩ検出回路４の出力
信号に応じて、ＲＤＳ信号を第１再生クロックにより同
期検波し、バイフェーズ信号が再生される。ＡＲＩ検出
回路４の出力信号は同期検波回路２に印加され、ＡＲＩ
信号の有無に応じて同期検波回路２の検波位相が変わる
ため、ＡＲＩ信号の有無に関わらずＲＤＳ信号は正確に
復調される。
【０００４】再生されたバイフェース信号はデータ再生
回路５及び第２ＰＬＬ回路６に入力される。第２ＰＬＬ
回路６ではバイフェーズ信号より１１８７．５ＫＨｚの
第２再生クロックが再生され、データ再生回路５に入力
されてＲＤＳデータを復調する。ＲＤＳデータ及び第２
再生クロックはマイコン等で構成される同期検出・誤り
訂正回路７に入力されて、第２再生クロックに同期して
ＲＤＳデータの同期検出と誤り訂正が行われる。
回路５及び第２ＰＬＬ回路６に入力される。第２ＰＬＬ
回路６ではバイフェーズ信号より１１８７．５ＫＨｚの
第２再生クロックが再生され、データ再生回路５に入力
されてＲＤＳデータを復調する。ＲＤＳデータ及び第２
再生クロックはマイコン等で構成される同期検出・誤り
訂正回路７に入力されて、第２再生クロックに同期して
ＲＤＳデータの同期検出と誤り訂正が行われる。
【０００５】ところで、ＲＤＳデータ構造は、まず、４
つのブロックにより１グループが形成され、さらに１ブ
ロックのデータはデータと誤り訂正用データ（チェック
ワード）とから構成される。各ブロックのチェックワー
ド部には同期パターンとなるオフセットワード（Ａ、
Ｂ、Ｃ、Ｃ’、Ｄ、Ｅ）が付加されており、同期検出回
路７ではオフセットワードの周期性（例えば、Ａ→Ｂ→
Ｃ→Ｄ→Ａ）を利用してブロック同期およびグループ同
期が検出される。
つのブロックにより１グループが形成され、さらに１ブ
ロックのデータはデータと誤り訂正用データ（チェック
ワード）とから構成される。各ブロックのチェックワー
ド部には同期パターンとなるオフセットワード（Ａ、
Ｂ、Ｃ、Ｃ’、Ｄ、Ｅ）が付加されており、同期検出回
路７ではオフセットワードの周期性（例えば、Ａ→Ｂ→
Ｃ→Ｄ→Ａ）を利用してブロック同期およびグループ同
期が検出される。
【０００６】
【発明が解決しようとする課題】図５の回路では、ＲＤ
Ｓデータの再生の為には２つのＰＬＬ回路とＡＲＩ検出
回路４とが必要となり、ＡＲＩの有無が正しく検出さ
れ、または、ＰＬＬ回路が正しい位相でロックするまで
一定のロックアップ時間が存在し、その間の復調された
ＲＤＳデータは不定データとなる。従来では、ＲＤＳデ
ータ及び第２再生クロックは、上記ロックアップ期間中
においても不定データとして同期検出・誤り訂正回路７
に出力されていた。
Ｓデータの再生の為には２つのＰＬＬ回路とＡＲＩ検出
回路４とが必要となり、ＡＲＩの有無が正しく検出さ
れ、または、ＰＬＬ回路が正しい位相でロックするまで
一定のロックアップ時間が存在し、その間の復調された
ＲＤＳデータは不定データとなる。従来では、ＲＤＳデ
ータ及び第２再生クロックは、上記ロックアップ期間中
においても不定データとして同期検出・誤り訂正回路７
に出力されていた。
【０００７】その為、同期検出・誤り訂正回路７におい
て、上記不定データを用いて誤り訂正が行われると、誤
った誤り訂正が行われるという問題があった。また、伝
送エラーやデータ伝送中に偶然発生したニセのオフセッ
トワードを検出すると、同期検出回路７は誤ったタイミ
ングで同期検出されるときがあり、特に前記ロックアッ
プ中の不定データを用いて同期検出を行うと、誤ったタ
イミングで同期検出される可能性は高まるという問題が
あった。
て、上記不定データを用いて誤り訂正が行われると、誤
った誤り訂正が行われるという問題があった。また、伝
送エラーやデータ伝送中に偶然発生したニセのオフセッ
トワードを検出すると、同期検出回路７は誤ったタイミ
ングで同期検出されるときがあり、特に前記ロックアッ
プ中の不定データを用いて同期検出を行うと、誤ったタ
イミングで同期検出される可能性は高まるという問題が
あった。
【０００８】
【課題を解決するための手段】本発明は、デジタルデー
タにより所定の搬送波信号が変調された信号を復調する
装置において、所定の復調動作条件を満たしていること
を検出する検出回路と、所定の復調動作条件を満たして
いるとき、前記検出回路の検出信号に応じて復調信号を
通過させる第１ゲート回路と、を備えることを特徴とす
る。
タにより所定の搬送波信号が変調された信号を復調する
装置において、所定の復調動作条件を満たしていること
を検出する検出回路と、所定の復調動作条件を満たして
いるとき、前記検出回路の検出信号に応じて復調信号を
通過させる第１ゲート回路と、を備えることを特徴とす
る。
【０００９】また、デジタルデータにより所定の搬送波
信号が変調された信号を復調する装置において、復調信
号をさらに信号処理する信号処理回路と、所定の復調動
作条件を満たしていることを検出する検出回路と、を備
え、所定の復調動作条件を満たしているとき、前記検出
回路の検出信号に応じて前記信号処理回路の信号処理が
許可されることを特徴とする。
信号が変調された信号を復調する装置において、復調信
号をさらに信号処理する信号処理回路と、所定の復調動
作条件を満たしていることを検出する検出回路と、を備
え、所定の復調動作条件を満たしているとき、前記検出
回路の検出信号に応じて前記信号処理回路の信号処理が
許可されることを特徴とする。
【００１０】さらに、前記搬送波信号に同期した第１ク
ロックを再生する第１クロック再生回路を備え、前記検
出回路は、前記第１クロック再生回路が前記搬送波信号
に同期したことを検出する。さらに、復調された前記デ
ジタルデータに同期した第２クロックを再生する第２ク
ロック再生回路を備え、検出回路は、前記第２クロック
再生回路が前記デジタルデータに同期したことを検出す
る。
ロックを再生する第１クロック再生回路を備え、前記検
出回路は、前記第１クロック再生回路が前記搬送波信号
に同期したことを検出する。さらに、復調された前記デ
ジタルデータに同期した第２クロックを再生する第２ク
ロック再生回路を備え、検出回路は、前記第２クロック
再生回路が前記デジタルデータに同期したことを検出す
る。
【００１１】また、復調された前記デジタルデータに同
期した第２クロックを再生する第２クロック再生回路と
を備え、前記検出回路は、前記第１及び第２クロック再
生回路の両方が前記デジタルデータに同期したことを検
出する。さらにまた、前記第１ゲート回路は、外部トリ
ガにより復調信号を遮断することを特徴とする。
期した第２クロックを再生する第２クロック再生回路と
を備え、前記検出回路は、前記第１及び第２クロック再
生回路の両方が前記デジタルデータに同期したことを検
出する。さらにまた、前記第１ゲート回路は、外部トリ
ガにより復調信号を遮断することを特徴とする。
【００１２】またさらに、前記第１及び第２ゲート回路
は、外部トリガにより復調信号及び第２クロックを遮断
することを特徴とする。さらに、前記検出回路は、前記
復調信号がＲＤＳ信号であるか否かを検出し、ＲＤＳ信
号のとき検出信号を発生することを特徴とする。本発明
によれば、復調ＰＬＬ回路のロック状態を判定して、Ｐ
ＬＬが安定して同期状態に入ったかどうかを検出し、同
期状態となるまでは復調出力であるデータとクロックの
出力を停止する。あるいは復調されたデータを判定し
て、データが所定の条件を満たして復調されたかどうか
を検出するＩＤ検出回路を設け、ＩＤが検出されるまで
復調出力であるデータとクロックの出力を停止する。あ
るいはＩＤが検出されるまで同期検出・誤り訂正を行わ
ないようにする。
は、外部トリガにより復調信号及び第２クロックを遮断
することを特徴とする。さらに、前記検出回路は、前記
復調信号がＲＤＳ信号であるか否かを検出し、ＲＤＳ信
号のとき検出信号を発生することを特徴とする。本発明
によれば、復調ＰＬＬ回路のロック状態を判定して、Ｐ
ＬＬが安定して同期状態に入ったかどうかを検出し、同
期状態となるまでは復調出力であるデータとクロックの
出力を停止する。あるいは復調されたデータを判定し
て、データが所定の条件を満たして復調されたかどうか
を検出するＩＤ検出回路を設け、ＩＤが検出されるまで
復調出力であるデータとクロックの出力を停止する。あ
るいはＩＤが検出されるまで同期検出・誤り訂正を行わ
ないようにする。
【００１３】
【発明の実施の形態】図１は本発明によるＲＤＳ復調装
置のブロック図であり、８は第１及び第２ＰＬＬ回路３
及び６のロック状態を検出するロック判定回路、９はリ
セット端子Ｒに判定信号ａが印加され、セット端子Ｓに
外部トリガ信号ｂが印加されるＲＳフリップフロップ
（以下、ＲＳ−ＦＦ）、１０及び１１はＲＳ−ＦＦ９の
Ｑ出力に応じて入力信号を通過または遮断するオアゲー
ト、１２は外部トリガ信号を発生するマイコンである。
尚、図２の従来例と同じ回路ブロックについては図２と
同一符号を付す。
置のブロック図であり、８は第１及び第２ＰＬＬ回路３
及び６のロック状態を検出するロック判定回路、９はリ
セット端子Ｒに判定信号ａが印加され、セット端子Ｓに
外部トリガ信号ｂが印加されるＲＳフリップフロップ
（以下、ＲＳ−ＦＦ）、１０及び１１はＲＳ−ＦＦ９の
Ｑ出力に応じて入力信号を通過または遮断するオアゲー
ト、１２は外部トリガ信号を発生するマイコンである。
尚、図２の従来例と同じ回路ブロックについては図２と
同一符号を付す。
【００１４】図１において、ＲＳ−ＦＦ９はマイコンか
ら入力される外部トリガ信号ｂによりあらかじめセット
されおり、これは例えばＲＤＳ復調装置を含む受信機の
チャンネルが切り替わったときなどにあらかじめ入力さ
れる。その為、ＲＳ−ＦＦ９のＱ出力は「Ｈ」レベルに
なっており、「Ｈ」レベルのＱ出力はオアゲート１０及
び１１に入力され、ＯＲゲート１０及び１１の他方の入
力にはそれぞれＲＤＳデータｃ及び第２再生クロックｄ
が入力される。その結果、オアゲート１０及び１１は遮
断状態になり、ＲＤＳデータｃ及び第２再生クロックｄ
が同期検出・誤り訂正回路７へ印加されることが禁止さ
れ、同期検出・誤り訂正処理が禁止される。
ら入力される外部トリガ信号ｂによりあらかじめセット
されおり、これは例えばＲＤＳ復調装置を含む受信機の
チャンネルが切り替わったときなどにあらかじめ入力さ
れる。その為、ＲＳ−ＦＦ９のＱ出力は「Ｈ」レベルに
なっており、「Ｈ」レベルのＱ出力はオアゲート１０及
び１１に入力され、ＯＲゲート１０及び１１の他方の入
力にはそれぞれＲＤＳデータｃ及び第２再生クロックｄ
が入力される。その結果、オアゲート１０及び１１は遮
断状態になり、ＲＤＳデータｃ及び第２再生クロックｄ
が同期検出・誤り訂正回路７へ印加されることが禁止さ
れ、同期検出・誤り訂正処理が禁止される。
【００１５】入力端子ＩＮにコンポジット信号の入力が
開始され、第１及び第２ＰＬＬ回路３及び６はクロック
再生動作を開始する。第１及び第２ＰＬＬ回路３及び６
から同期情報がロック判定回路８に出力される。ロック
判定回路８では第１及び第２ＰＬＬ回路３及び６の同期
状態を判定して、第１及び第２ＰＬＬ回路３及び６がと
もにロック状態にあると判定したとき、判定信号ａが出
力される。判定信号ａはＲＳ−ＦＦ９の端子Ｒに印加さ
れ、ＲＳ−ＦＦ９はリセットされる。ＲＳ−ＦＦ９がリ
セットされると、Ｑ出力は「Ｌ」レベルになる。「Ｌ」
レベルのＱ出力がオアゲート１０及び１１に入力される
ので、オアゲート１０及び１１は導通状態になる。その
結果、ＲＤＳデータｃ及び第２再生クロックｄがオアゲ
ート１０及び１１を介して同期検出・誤り訂正回路７に
入力され、同期検出・誤り訂正回路７は第２再生クロッ
クｄに同期してＲＤＳデータｃを同期再生及び誤り訂正
を行う。
開始され、第１及び第２ＰＬＬ回路３及び６はクロック
再生動作を開始する。第１及び第２ＰＬＬ回路３及び６
から同期情報がロック判定回路８に出力される。ロック
判定回路８では第１及び第２ＰＬＬ回路３及び６の同期
状態を判定して、第１及び第２ＰＬＬ回路３及び６がと
もにロック状態にあると判定したとき、判定信号ａが出
力される。判定信号ａはＲＳ−ＦＦ９の端子Ｒに印加さ
れ、ＲＳ−ＦＦ９はリセットされる。ＲＳ−ＦＦ９がリ
セットされると、Ｑ出力は「Ｌ」レベルになる。「Ｌ」
レベルのＱ出力がオアゲート１０及び１１に入力される
ので、オアゲート１０及び１１は導通状態になる。その
結果、ＲＤＳデータｃ及び第２再生クロックｄがオアゲ
ート１０及び１１を介して同期検出・誤り訂正回路７に
入力され、同期検出・誤り訂正回路７は第２再生クロッ
クｄに同期してＲＤＳデータｃを同期再生及び誤り訂正
を行う。
【００１６】よって、例えば受信チャネルが切り替わっ
てから第１及び第２ＰＬＬ回路３及び６がロックし、そ
の出力が安定するまで、ＲＤＳデータｃと第２再生クロ
ックｄとが同期検出・誤り訂正回路１０に入力されるこ
とを禁止できる。データｃ及びクロックｄの不定状態で
の同期検出・誤り訂正が行われることが防止される。
尚、図１においては第１及び第２再生クロックを再生す
る第１及び第２ＰＬＬ回路３及び６の両方の同期状態を
見ていたが、第１及び第２ＰＬＬ回路３及び６の一方の
同期状態を見て、判定信号ａを発生するようにすること
も可能である。
てから第１及び第２ＰＬＬ回路３及び６がロックし、そ
の出力が安定するまで、ＲＤＳデータｃと第２再生クロ
ックｄとが同期検出・誤り訂正回路１０に入力されるこ
とを禁止できる。データｃ及びクロックｄの不定状態で
の同期検出・誤り訂正が行われることが防止される。
尚、図１においては第１及び第２再生クロックを再生す
る第１及び第２ＰＬＬ回路３及び６の両方の同期状態を
見ていたが、第１及び第２ＰＬＬ回路３及び６の一方の
同期状態を見て、判定信号ａを発生するようにすること
も可能である。
【００１７】ところで、図１の同期検波回路２及びデー
タ再生回路５は、具体的に図２に示される。この構成で
は、ＢＰＦ１でＦＭコンポジット信号から分離されたＲ
ＤＳ信号がコンパレータ２０に入力され、０，１のデジ
タル信号に２値化される。コンパレータ出力は、キャリ
ア再生回路２１及びＤフリップフロップ（以下、Ｄ−Ｆ
Ｆという）２２に入力され、キャリア再生回路２１で５
７ＫＨｚのキャリアに同期したクロック信号が再生さ
れ、この再生クロック信号に基づきＤ−ＦＦ２２によ
り、コンパレータ出力がサンプリングされる。尚、キャ
リア再生回路２１は図１でいう第１ＰＬＬ回路３であ
る。
タ再生回路５は、具体的に図２に示される。この構成で
は、ＢＰＦ１でＦＭコンポジット信号から分離されたＲ
ＤＳ信号がコンパレータ２０に入力され、０，１のデジ
タル信号に２値化される。コンパレータ出力は、キャリ
ア再生回路２１及びＤフリップフロップ（以下、Ｄ−Ｆ
Ｆという）２２に入力され、キャリア再生回路２１で５
７ＫＨｚのキャリアに同期したクロック信号が再生さ
れ、この再生クロック信号に基づきＤ−ＦＦ２２によ
り、コンパレータ出力がサンプリングされる。尚、キャ
リア再生回路２１は図１でいう第１ＰＬＬ回路３であ
る。
【００１８】図３に信号波形を示して説明すると、ＢＰ
Ｆ１から図６アに示すようなＲＤＳ信号ｉが出力され、
コンパレータ出力には図３イに示すデジタル信号ｊが得
られる。キャリア再生回路２１により再生される５７Ｋ
Ｈｚの再生クロックｋは図３ウに示すタイミング（搬送
波信号に対して９０度の位相）で、Ｄ−ＦＦ２２にクロ
ック信号として入力される。この結果、Ｄ−ＦＦ２２の
サンプリング出力として図３エに示す信号ｌが得られ、
この信号がバイフェーズクロック再生回路２３と加算器
２４に入力される。バイフェーズクロック再生回路２３
では、バイフェーズシンボルレートのクロックパルスｍ
を再生し、加算器２４においては、加算器２４の出力を
入力するＤ−ＦＦ２５の出力とＤ−ＦＦ２２の出力とを
加算する。そして、Ｄ−ＦＦ２５は、バイフェーズシン
ボルレートのクロックパルスｍによりリセットされるの
で、このＤ−ＦＦ２５と加算器２４により累算器が構成
され、Ｄ−ＦＦ２２からのサンプリング出力データは、
１シンボル期間にわたり累算される。より具体的には、
サンプリング出力データの「１」の数が累算される。
Ｆ１から図６アに示すようなＲＤＳ信号ｉが出力され、
コンパレータ出力には図３イに示すデジタル信号ｊが得
られる。キャリア再生回路２１により再生される５７Ｋ
Ｈｚの再生クロックｋは図３ウに示すタイミング（搬送
波信号に対して９０度の位相）で、Ｄ−ＦＦ２２にクロ
ック信号として入力される。この結果、Ｄ−ＦＦ２２の
サンプリング出力として図３エに示す信号ｌが得られ、
この信号がバイフェーズクロック再生回路２３と加算器
２４に入力される。バイフェーズクロック再生回路２３
では、バイフェーズシンボルレートのクロックパルスｍ
を再生し、加算器２４においては、加算器２４の出力を
入力するＤ−ＦＦ２５の出力とＤ−ＦＦ２２の出力とを
加算する。そして、Ｄ−ＦＦ２５は、バイフェーズシン
ボルレートのクロックパルスｍによりリセットされるの
で、このＤ−ＦＦ２５と加算器２４により累算器が構成
され、Ｄ−ＦＦ２２からのサンプリング出力データは、
１シンボル期間にわたり累算される。より具体的には、
サンプリング出力データの「１」の数が累算される。
【００１９】ここで、サンプリングデータが理想的なデ
ータであれば、ＲＤＳ信号の場合、１シンボル期間に２
４キャリアの信号が入力されるので、この加算器におけ
る積算値ｎは２４または０となるはずである（この実施
形態では６または０）。そして、Ｄ−ＦＦ２６にはバイ
フェーズシンボルレートのクロックパルスｍにより累算
結果がラッチされ、データ再生回路５に入力される。
ータであれば、ＲＤＳ信号の場合、１シンボル期間に２
４キャリアの信号が入力されるので、この加算器におけ
る積算値ｎは２４または０となるはずである（この実施
形態では６または０）。そして、Ｄ−ＦＦ２６にはバイ
フェーズシンボルレートのクロックパルスｍにより累算
結果がラッチされ、データ再生回路５に入力される。
【００２０】データ再生回路５は、Ｄ−ＦＦ２６の出力
をバイフェーズシンボルレートのクロックパルスｍによ
り更にラッチするＤ−ＦＦ５０と、このＤ−ＦＦ５０の
出力データからＤ−ＦＦ２６の出力データを減算する減
算回路５１と、データクロック再生回路５２とを備え、
隣り合うバイフェーズシンボルデータ間での減算を行
う。そして、減算結果の符号ビットを差動符号化データ
としてＤ−ＦＦ５３を介して差動デコード回路５４に出
力する。再生クロックｄが印加される毎につまりバイフ
ェーズペア毎に減算結果がＤ−ＦＦ５３にラッチされ
る。その為、Ｄ−ＦＦ５３にラッチされる減算結果は、
２４−０＝＋２４または０−２４＝−２４となる。例え
ば、減算結果が＋２４となる場合「１」及び「０」のペ
アになるデータを示し、−２４の場合「０」及び「１」
のペアになるデータを示す。尚、データクロック再生回
路は図１でいう第２ＰＬＬ回路６である。
をバイフェーズシンボルレートのクロックパルスｍによ
り更にラッチするＤ−ＦＦ５０と、このＤ−ＦＦ５０の
出力データからＤ−ＦＦ２６の出力データを減算する減
算回路５１と、データクロック再生回路５２とを備え、
隣り合うバイフェーズシンボルデータ間での減算を行
う。そして、減算結果の符号ビットを差動符号化データ
としてＤ−ＦＦ５３を介して差動デコード回路５４に出
力する。再生クロックｄが印加される毎につまりバイフ
ェーズペア毎に減算結果がＤ−ＦＦ５３にラッチされ
る。その為、Ｄ−ＦＦ５３にラッチされる減算結果は、
２４−０＝＋２４または０−２４＝−２４となる。例え
ば、減算結果が＋２４となる場合「１」及び「０」のペ
アになるデータを示し、−２４の場合「０」及び「１」
のペアになるデータを示す。尚、データクロック再生回
路は図１でいう第２ＰＬＬ回路６である。
【００２１】尚、データクロック再生回路５２は、Ｄ−
ＦＦ２６の出力に基づいてバイフェーズシンボルデータ
のペアを判定し、シンボル毎のバイフェーズクロックｍ
からペアとなる１シンボル置きのタイミングでのクロッ
クを分離し、これをデータクロックｄとしてＤ−ＦＦ５
３とオアゲート１１と差動デコード回路５４とに出力し
ている。よって、Ｄ−ＦＦ５３には、ペアを構成する２
つのバイフェーズシンボルデータからバイフェース復調
された差動符号化データがラッチされる。さらに、差動
符号化データは差動デコード回路５４でデコードされ、
再生ＲＤＳデータｃが出力される。
ＦＦ２６の出力に基づいてバイフェーズシンボルデータ
のペアを判定し、シンボル毎のバイフェーズクロックｍ
からペアとなる１シンボル置きのタイミングでのクロッ
クを分離し、これをデータクロックｄとしてＤ−ＦＦ５
３とオアゲート１１と差動デコード回路５４とに出力し
ている。よって、Ｄ−ＦＦ５３には、ペアを構成する２
つのバイフェーズシンボルデータからバイフェース復調
された差動符号化データがラッチされる。さらに、差動
符号化データは差動デコード回路５４でデコードされ、
再生ＲＤＳデータｃが出力される。
【００２２】また、キャリア再生回路２１及びデータク
ロック再生回路５５の同期情報は、ロック判定回路８に
印加され、この情報を基にキャリア及びデータクロック
が共にデータに同期されたか否かが判定される。ロック
されたと判定された場合、ＲＳ−ＦＦ９はリセットさ
れ、そのＱ出力によりオアゲート１０及び１１は導通状
態になり、ＲＤＳデータｃ及び再生クロックｄが後段の
同期検出・誤り訂正回路７に導出される。
ロック再生回路５５の同期情報は、ロック判定回路８に
印加され、この情報を基にキャリア及びデータクロック
が共にデータに同期されたか否かが判定される。ロック
されたと判定された場合、ＲＳ−ＦＦ９はリセットさ
れ、そのＱ出力によりオアゲート１０及び１１は導通状
態になり、ＲＤＳデータｃ及び再生クロックｄが後段の
同期検出・誤り訂正回路７に導出される。
【００２３】尚、図２に示す具体回路においては、サン
プリング出力の積算結果を得るのに、サンプリングデー
タを１シンボル期間にわたり単純に累算する累算器（加
算器２４及びＤ−ＦＦ２５）を用いたが、その代わりに
ＲＤＳバイフェーズシンボルレートである２．３７５Ｋ
Ｈｚを通過帯域とするデジタルローパスフィルタを用い
ることもできる。
プリング出力の積算結果を得るのに、サンプリングデー
タを１シンボル期間にわたり単純に累算する累算器（加
算器２４及びＤ−ＦＦ２５）を用いたが、その代わりに
ＲＤＳバイフェーズシンボルレートである２．３７５Ｋ
Ｈｚを通過帯域とするデジタルローパスフィルタを用い
ることもできる。
【００２４】次に、図２の具体回路例において、第１及
び第２ＰＬＬ回路３及び６がロックしたか否かを検出す
ることに代えて、データ再生回路５において復調データ
の特徴から受信信号がＲＤＳ信号であるかどうか示すＩ
Ｄ信号を検出して、ＲＳ−ＦＦ９のリセット端子Ｒに入
力することもできる。つまり、図４に示すように、デー
タ再生回路５中に信頼度判定回路５４を設け、減算結果
を信頼度判定回路５５にも入力されるようにする。理想
的なノイズのないＲＤＳ信号が入力されていれば、減算
結果は、２４−０＝＋２４または０−２４＝−２４とな
るが、ノイズなどの影響でこの減算結果が、０近傍の値
となることがある。そこで、信頼度判定回路５５では、
例えば＋−５を閾値として、この減算結果が＋−５以下
となればデコードされた差動符号化データの信頼度は低
いものとして判断してその信頼度データを０に設定し、
＋−５を越えるようであれば信頼度データを１とする。
び第２ＰＬＬ回路３及び６がロックしたか否かを検出す
ることに代えて、データ再生回路５において復調データ
の特徴から受信信号がＲＤＳ信号であるかどうか示すＩ
Ｄ信号を検出して、ＲＳ−ＦＦ９のリセット端子Ｒに入
力することもできる。つまり、図４に示すように、デー
タ再生回路５中に信頼度判定回路５４を設け、減算結果
を信頼度判定回路５５にも入力されるようにする。理想
的なノイズのないＲＤＳ信号が入力されていれば、減算
結果は、２４−０＝＋２４または０−２４＝−２４とな
るが、ノイズなどの影響でこの減算結果が、０近傍の値
となることがある。そこで、信頼度判定回路５５では、
例えば＋−５を閾値として、この減算結果が＋−５以下
となればデコードされた差動符号化データの信頼度は低
いものとして判断してその信頼度データを０に設定し、
＋−５を越えるようであれば信頼度データを１とする。
【００２５】Ｄ−ＦＦ５６の判定データｅは、ｎ段のシ
フトレジスタ１２０に入力される。このシフトレジスタ
１２０はデータクロック再生回路５２の出力であるデー
タクロックｄにより１データ毎にシフト処理され、各レ
ジスタ出力はアンド回路１２１及びノア回路１２２に供
給される。また、アンド回路１２１の出力はＲＳ−ＦＦ
１２３のセット端子Ｓに入力され、一方、ノア出力はリ
セット端子Ｒに入力されて、その出力としてＲＤＳ−Ｉ
Ｄ信号を得る。即ち、ｎビットのデータ中すべてのビッ
トで差分結果が制御データレベルを超えた場合、つまり
バイフェーズペアを満足する場合においてのみＲＤＳ信
号であることを示すＲＤＳ−ＩＤ信号を出力し、また、
逆にｎビットのデータ中すべてのビットで差分結果が制
御データレベルを超えない場合、即ちバイフェーズペア
を満足しない場合において、前記ＲＤＳ−ＩＤ出力をリ
セットすることとなる。このようにすることでＲＤＳ−
ＩＤ検出条件が厳しく設定され、一旦検出された後は確
実にＲＤＳ信号ではないと判断できた場合にのみＲＤＳ
−ＩＤ信号が解除される。
フトレジスタ１２０に入力される。このシフトレジスタ
１２０はデータクロック再生回路５２の出力であるデー
タクロックｄにより１データ毎にシフト処理され、各レ
ジスタ出力はアンド回路１２１及びノア回路１２２に供
給される。また、アンド回路１２１の出力はＲＳ−ＦＦ
１２３のセット端子Ｓに入力され、一方、ノア出力はリ
セット端子Ｒに入力されて、その出力としてＲＤＳ−Ｉ
Ｄ信号を得る。即ち、ｎビットのデータ中すべてのビッ
トで差分結果が制御データレベルを超えた場合、つまり
バイフェーズペアを満足する場合においてのみＲＤＳ信
号であることを示すＲＤＳ−ＩＤ信号を出力し、また、
逆にｎビットのデータ中すべてのビットで差分結果が制
御データレベルを超えない場合、即ちバイフェーズペア
を満足しない場合において、前記ＲＤＳ−ＩＤ出力をリ
セットすることとなる。このようにすることでＲＤＳ−
ＩＤ検出条件が厳しく設定され、一旦検出された後は確
実にＲＤＳ信号ではないと判断できた場合にのみＲＤＳ
−ＩＤ信号が解除される。
【００２６】ＲＤＳ信号であると識別された場合、ＲＤ
Ｓ−ＩＤ信号がＲＳ−ＦＦ９の端子Ｒに出力され、ＲＳ
−ＦＦ９はリセットされ、その為ＲＳ−ＦＦ９のＱ出力
に接続されるオアゲート１０及び１１は導通状態にな
り、ＲＤＳデータｃ及び第２再生クロックｄは後段の回
路に伝送される。つまり、ＲＤＳ−ＩＤ信号が識別され
るということは、ＲＤＳデータの信頼度が高いというこ
となので、ＲＤＳデータは後段の同期検出・誤り訂正回
路に安定したデータとして伝送される。
Ｓ−ＩＤ信号がＲＳ−ＦＦ９の端子Ｒに出力され、ＲＳ
−ＦＦ９はリセットされ、その為ＲＳ−ＦＦ９のＱ出力
に接続されるオアゲート１０及び１１は導通状態にな
り、ＲＤＳデータｃ及び第２再生クロックｄは後段の回
路に伝送される。つまり、ＲＤＳ−ＩＤ信号が識別され
るということは、ＲＤＳデータの信頼度が高いというこ
となので、ＲＤＳデータは後段の同期検出・誤り訂正回
路に安定したデータとして伝送される。
【００２７】また、ＲＤＳ−ＩＤ信号の識別の際、図４
のようにシフトレジスタ１２０の出力に応じてＲＳ−Ｆ
Ｆをセット、リセットして識別信号を得ていたが、その
代わりにシフトレジスタの出力信号を加算して加算結果
がしきい値より高いか否かで識別信号を得るようにする
こともできる。また、データクロック再生回路５２のペ
ア判定の安定度を尺度にＲＤＳ信号の識別を行うことも
可能である。
のようにシフトレジスタ１２０の出力に応じてＲＳ−Ｆ
Ｆをセット、リセットして識別信号を得ていたが、その
代わりにシフトレジスタの出力信号を加算して加算結果
がしきい値より高いか否かで識別信号を得るようにする
こともできる。また、データクロック再生回路５２のペ
ア判定の安定度を尺度にＲＤＳ信号の識別を行うことも
可能である。
【００２８】また、図１のブロック図においては、オア
ゲート１０及び１１を遮断状態にして再生クロック及び
ＲＤＳデータの伝送を禁止させていたが、その代わりに
ＲＳ−ＦＦ９のＱ出力を同期検出・誤り訂正回路１０に
直接入力し、Ｑ出力に応じて同期検出・誤り訂正回路７
自体の同期検出・誤り訂正処理をストップさせるように
することも可能である。
ゲート１０及び１１を遮断状態にして再生クロック及び
ＲＤＳデータの伝送を禁止させていたが、その代わりに
ＲＳ−ＦＦ９のＱ出力を同期検出・誤り訂正回路１０に
直接入力し、Ｑ出力に応じて同期検出・誤り訂正回路７
自体の同期検出・誤り訂正処理をストップさせるように
することも可能である。
【００２９】
【発明の効果】本発明によれば、搬送波信号や復調デー
タに同期した再生クロックが安定して得られるようにな
った後に、また、ＲＤＳ−ＩＤ信号が識別されて得られ
た後に、復調されたデータと再生クロックとを導通さ
せ、または、後段の信号処理を許可するので、復調され
るデータとクロックが安定するまで後段の回路への伝送
を禁止することにより、後段の信号処理が実質的に禁止
され、不定データを用いた処理による誤処理、例えば誤
ロックや誤訂正などの問題の発生を避けることができ
る。
タに同期した再生クロックが安定して得られるようにな
った後に、また、ＲＤＳ−ＩＤ信号が識別されて得られ
た後に、復調されたデータと再生クロックとを導通さ
せ、または、後段の信号処理を許可するので、復調され
るデータとクロックが安定するまで後段の回路への伝送
を禁止することにより、後段の信号処理が実質的に禁止
され、不定データを用いた処理による誤処理、例えば誤
ロックや誤訂正などの問題の発生を避けることができ
る。
【図１】本発明の実施の形態を示すブロック図である。
【図２】図１の具体回路例を示すブロック図である。
【図３】図１の各々の回路の出力波形を示す波形図であ
る。
る。
【図４】本発明の他の具体例を示すブロック図である。
【図５】従来例を示すブロック図である。
１ ＢＰＦ ２ 同期検波回路 ３ 第１ＰＬＬ回路 ４ ＡＲＩ検出回路 ５ データ再生回路 ６ 第２ＰＬＬ回路 ７ 同期検出・誤り訂正回路 ８ ロック判定回路 ９ ＲＦ−ＦＦ ２０ 比較回路 ２１ キャリア再生回路 ２３ バイフェーズクロック再生回路 ５２ データクロック再生回路 ５４ 差動デコード回路 ５５ 信頼度判定回路 １２０ シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−149528（ＪＰ，Ａ) 特開 平４−137814（ＪＰ，Ａ) 特開 平９−191262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/16 H03J 7/18 H04L 27/22
Claims (6)
- 【請求項１】デジタルデータにより所定の搬送波信号が
変調された信号を復調する装置において、前記搬送波信号に同期した第１クロックを再生する第１
クロック再生回路と、 復調された前記デジタルデータに同期した第２クロック
を再生する第２クロック再生回路と、 前記第１及び第２クロック再生回路の両出力が前記デジ
タルデータに同期したことを検出する検出回路と、 前 記検出回路の検出信号に応じて復調信号を通過させる
第１ゲート回路と、 を備えることを特徴とするデータ復調装置。 - 【請求項２】デジタルデータにより所定の搬送波信号が
変調された信号を復調する装置において、 復調信号をさらに信号処理する信号処理回路と、前記搬送波信号に同期した第１クロックを再生する第１
クロック再生回路と、 復調された前記デジタルデータに同期した第２クロック
を再生する第２クロック再生回路と、 前記第１及び第２クロック再生回路の両出力が前記デジ
タルデータに同期したことを検出する検出回路と、を備
え、 前 記検出回路の検出信号に応じて前記信号処理回路の信
号処理動作が許可されることを特徴とするデータ復調装
置。 - 【請求項３】 前記検出回路の検出信号に応じて第２ク
ロックを通過させる第２ゲート回路と、を備えることを
特徴とする請求項１記載のデータ復調装置。 - 【請求項４】 前記第１ゲート回路は、外部トリガによ
り復調信号を遮断することを特徴とする請求項１記載の
データ復調装置。 - 【請求項５】 前記第１及び第２ゲート回路は、外部ト
リガにより復調信号及び第２クロックを遮断することを
特徴とする請求項３記載のデータ復調装置。 - 【請求項６】 前記検出回路は、前記復調信号がＲＤＳ
信号であるか否かを検出し、ＲＤＳ信号のとき検出信号
を発生することを特徴とする請求項１記載のデータ復調
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17201097A JP3271180B2 (ja) | 1997-06-27 | 1997-06-27 | データ復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17201097A JP3271180B2 (ja) | 1997-06-27 | 1997-06-27 | データ復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117571A JPH1117571A (ja) | 1999-01-22 |
| JP3271180B2 true JP3271180B2 (ja) | 2002-04-02 |
Family
ID=15933861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17201097A Expired - Fee Related JP3271180B2 (ja) | 1997-06-27 | 1997-06-27 | データ復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271180B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577685B1 (en) * | 1999-08-02 | 2003-06-10 | Mitsubishi Electric Research Laboratories, Inc. | Programmable digital signal processor for demodulating digital television signals |
-
1997
- 1997-06-27 JP JP17201097A patent/JP3271180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117571A (ja) | 1999-01-22 |
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