KR100394200B1 - 직교 위상 복조 회로 - Google Patents

Abstract

직교 위상 변조 회로에서 DC 오프셋을 간단한 회로에서 제거한다.

클럭 재생 회로(6)가 로크하면 위상 비교기(9)에서 제로 크로스점에서의 참인 0 레벨로부터의 레벨차 ΔE가 검출된다. 레벨차 ΔE는 오프셋 레벨을 나타내며 레벨차 ΔE를 그대로의 레벨로 출력한다. 레벨차 ΔE는 LPF(14)에서 평탄화되며 가산기(14, 15)에 입력함으로써 DC 오프셋분을 제거한다.

Description

직교 위상 복조 회로{ORTHOGONAL PHASE DEMODULATION CIRCUIT}

본 발명은 디지털 텔레비젼 방송에서의 직교 위상 복조 회로를 이용하는데 적합한 직교 위상 복조 회로에 관한 것이다.

최근, 텔레비젼 방송 신호를 디지털 신호로 공급하는 기술이 실용화되고 상업적으로도 디지털 텔레비젼 방송이 개시되고 있다. 디지털 텔레비젼 방송에는 위성을 사용하여 디지털 텔레비젼 신호를 보내는 것과, 지상파로 디지털 텔레비젼 방송을 보내는 것 2종류가 있다. 그 중, 위성 디지털 텔레비젼 방송에 대하여 설명한다.

도 5는 위성 디지털 방송 수신기에서 수신되는 1 프레임분의 디지털 데이터의 구성을 나타낸 도면이다. 디지털 데이터는 1 프레임에 39936 심볼을 포함한다. 여기서, 심볼이란 1 클럭에 동기하여 수신되는 신호를 말한다. 1 프레임의 선두 부분은 TMCC 신호(전송 다중 제어 신호)와 동기 워드 신호로 구성된다. TMCC 신호는 슬롯 신호나 전송 방식에 관한 제어 정보를 전송한다. 동기 워드 신호의 심볼수는 합계 40심볼이다. TMCC 신호 및 동기 워드 신호의 총 심볼수는 192이며 BPSK(Binary PSK) 변조 신호로서 전송된다.

TMCC 신호 및 동기 워드 신호에 계속해서, 데이터(영상 부분, 음성 부분 등)와 캐리어 클럭용 버스트 신호가 교대로 배치된다. 각 데이터의 심볼수는 203이며, 각 캐리어 클럭용 버스트 신호의 심볼수는 4심볼이다. 캐리어 로크용 버스트 신호는 BPSK 변조 신호이다.

203심볼로 이루어지는 데이터 부분과 4심볼로 이루어지는 캐리어 로크용 버스트 신호 부분을 1 셋트로 하여, 연속하는 합계 4셋트 ((203+4)×4심볼)를 1슬롯이라고 한다.

슬롯의 각각은 각종 변조 방식으로 변조되고 있다. 주파수 인입 후, 동기 워드를 검출하고 프레임 동기를 취하고 나서 TMCC 신호의 내용을 복조함으로써, 어떠한 변조 방식의 데이터가 어떠한 순서로 보내질지가 인식된다. 변조 방식으로서는 8PSK, QPSK(QPSK : Quadrature PSK)나 BPSK 등을 예로 들 수 있다.

다음에, 위성 디지털 방송 수신기의 구성에 대하여 도 6에 도시한다. 위성으로부터 보내진 디지털 텔레비젼 신호는 튜너(61)에서 동기 검파됨과 함께 주파수가 다운 컨버트된다. 튜너(61)로부터 얻어지는 I 및 Q 신호는 직교 위상 복조 회로(62)에서 복조되며 I 및 Q의 베이스 밴드가 생성된다. 그 후, PSK 복조 회로(63)에서 I 및 Q의 베이스 밴드에 따라서 각종 PSK 복조가 행해지며 오류 정정 회로(64)에서 PSK 복조 신호의 오류 정정이 행해진다. 오류 정정된 PSK 복조 신호는 신호 처리 회로(65)에서 MPEG1이나 MPEG2 방식에 의해서 동화상 데이터나 음성 데이터에 복호화된다.

도 3에 직교 위상 복조 회로(62)의 구체 회로예를 나타낸다. 디지털 텔레비젼 신호는 준동기 검파기를 구성하는 승산기(1, 2)에서 동기 검파되며 I 및 Q 신호를 출력한다. I 및 Q 신호는 AD 컨버터(3, 4)에서 디지털 데이터로 변환되며 복조기(5)에 입력된다.

복조기에서는 I 신호와 Q 신호와의 벡터를 이상 상태가 되게 보정되며 I 및Q 베이스 밴드로서 출력된다. I 베이스 밴드는 클럭 재생 회로(6)에 입력되며 PLL의 수법에 따라 베이스 밴드에 동기한 재생 클럭 CK가 재생된다. 클럭 재생 회로(6)에서는 도 2a와 같이 기준 신호가 되는 베이스 밴드의 제로 크로스점을 검출하고, 이 제로 크로스점과 재생 클럭 CK의 상승 엣지가 위상 동기하도록 클럭 재생 회로(6) 중 VCO가 주파수 제어된다. 도 2a는 베이스 밴드와 재생 클럭이 위상 동기하고 있는 것을 나타낸 도면이다.

그런데, AD 컨버터(3, 4)에서는 그 성능에 따라서는 출력 디지털 데이터에 DC 오프셋이 중첩되는 경우가 있다. DC 오프셋이 중첩되면 이하와 같은 문제가 발생한다.

도 4에 QPSK 변조 방식의 배열을 나타낸다. QPSK 변조 방식의 경우, 4개의 상한에 베이스 밴드의 벡터를 나타내는 각 부호점(A, B, C, D)이 있으며, 데이터에 따라서 각 부호점 간을 천이한다. DC 오프셋이 AD 컨버터(3, 4)에 발생하면, 베이스 밴드의 벡터가 이상 상태를 나타내지 않으며 베이스 밴드의 크기에 따라서 베이스 밴드의 벡터의 다른 점을 나타내게 된다. 예를 들면, Q 베이스 밴드에 오프셋이 발생하면, 이상 상태인 ○점에서 ●점으로 어긋나는 것이다. 그리고, DC 오프셋에 의해서는 베이스 밴드의 벡터가 예를 들면 A'점에 어긋나는 경우가 있다. 그 경우, 오프셋의 크기에 의해서는 원래는 A점으로서 복조되는 베이스 밴드가 B점으로서 잘못 복조되는 경우가 있다. 이와 같이, 도 4의 배열 상의 각 부호 간의 거리 즉 DC 오프셋이 없을 때의 간격(예를 들면 A-B)에 비교하여 DC 오프셋이 있는 경우의 간격(예를 들면 A'-B')이 좁아짐으로써 전송 경로에서 발생하는 잡음에 대한 노이즈 마진이 작아지므로, 복조 성능(비트 에러 레이트)이 악화하고 있었다.

도 3의 종래예에서는 DC 오프셋을 제거하는 수법으로서, AD 컨버터(3, 4)와 복조기(5) 간에 DC 오프셋 검출용 저역 통과 필터와, DC 오프셋 제거용 가산기를 삽입하고 있다. 저역 통과 필터에서 AD 컨버터(3, 4)의 출력 데이터를 평탄화함으로써 DC 오프셋을 검출하고 가산기에서 결과로서 DC 오프셋분을 감산함으로써 DC 오프셋을 제거하고 있다.

그러나, 이 저역 통과 필터는 DC 레벨을 검출해야만 하기 때문에 시상수를 크게 할 필요가 있다. 디지털 필터에 의해서 시상수가 큰 저역 통과 필터를 실현하고자 하면 회로 규모가 매우 커진다는 문제가 있었다. 또한, 저역 통과 필터는 AD 컨버터(3, 4)의 후단에 접속되기 때문에, 저역 통과 필터도 AD 컨버터(3, 4)와 동일 클럭으로 동작시켜야만 하며 고속 동작이 필요하게 되었다. 상기 저역 통과 필터와 같은 대규모의 회로를 고속 동작시키고자 하면, 신호 처리의 파이프 라인화라는 기법을 이용하면 가능하지만, 파이프 라인화에 따라서 레지스터가 추가되게 된다.

본 발명은 직교 관계에 있는 2개의 베이스 밴드를 복조하는 직교 위상 복조 회로에서 디지털 변조 신호로부터 베이스 밴드를 준동기 검파하는 준동기 검파기와, 상기 베이스 밴드를 디지털 변환하는 AD 컨버터와, 상기 AD 컨버터의 출력 데이터와 오프셋 검출 신호를 가산하는 가산기와, 상기 베이스 밴드에 동기되는 클럭을 생성하는 PLL을 구비하고 상기 PLL은, 베이스 밴드 신호와 동기 신호와의 위상관계로부터 오프셋 검출 신호를 출력하고 상기 가산기로 오프셋을 소거하는 것을 특징으로 한다.

특히, 상기 PLL의 위상 비교기는, 상기 클럭의 상승 시에서의 베이스 밴드의 레벨을 검출하고 그 레벨을 오프셋 검출 신호로서 출력하는 것을 특징으로 한다.

또한, 상기 PLL이 로크한 것을 검출하는 로크 검출 회로와, 상기 로크 검출 회로의 출력에 기초하여 오프셋 검출 신호를 도통시키는 게이트 회로를 구비하는 것을 특징으로 한다.

또한, 오프셋 검출 신호를 평탄화하고 또한 지연시키는 LPF를 구비하는 것을 특징으로 한다. 또한, 상기 PLL은 베이스 밴드에 포함되는 비트 클럭에 동기한 클럭을 재생하는 클럭 재생 회로와 겸용되는 것을 특징으로 한다.

본 발명에 따르면, 베이스 밴드 신호 중에 포함되는 비트 클럭을 재생할 때 오프셋량에 따라서 출력되는 오프셋 검출 신호에 의해 DC 오프셋 성분을 소거하는 것이 가능하다.

도 1은 본 발명의 실시예를 나타내는 블럭도.

도 2는 도 1의 클럭 재생 회로(6)의 동작을 설명하기 위한 파형도.

도 3은 종래예를 나타내는 블럭도.

도 4는 QPSK 방식의 배열을 나타내는 특성도.

도 5는 디지털 텔레비젼 신호의 데이터열을 나타낸 도면.

도 6은 위성 디지털 텔레비젼 수신기를 나타내는 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

6 : 클럭 재생 회로

7 : VCO

8 : 분주기

9 : 위상 비교기

10, 12 : LPF

11 : 로크 검출 회로

13 : 게이트 회로

14, 15 : 가산기

도 1은 본 발명의 실시예를 나타내는 회로도이다. 종래예의 도 3과 동일한 회로에 대해서는 도 3과 동일한 부호를 붙여서 설명을 생략한다.

참조 번호 6은 클럭 재생 회로이며, 출력 주파수가 가변인 VCO(7)와, VCO(7)의 출력 신호를 분주하는 분주기(8)와, Q 베이스 밴드 및 분주기(8)의 출력 신호의 위상 비교하는 위상 비교기(9)와, 위상 비교기(9)의 위상 검출 신호를 평탄화하고 VCO(7)의 출력 주파수를 제어하는 주파수 제어 신호를 발생하는 LPF(10)로 이루어진다. 또한, 클럭 재생 회로(6)는 VCO(7)의 출력 주파수를 카운트하고 카운트치가 소정치가 됨으로써 PLL이 로크한 것을 검출하는 로크 검출 회로(11)를 포함한다.

참조 번호 12는 위상 비교기(9)로부터 출력되는 오프셋 검출 신호를 지연시키고 또한 평탄화시켜서 오프셋 보정 루프를 안정화시키는 LPF이다. 또한, 참조 번호 13은 클럭 재생 회로(6)가 로크되면, 오프셋 검출 신호를 도통시키는 게이트 회로이다. 또한, 참조 번호 14 및 15는 오프셋 검출 신호에 따라서, AD 컨버터(3, 4)로부터 출력되는 오프셋을 소거하기 위한 가산기이다.

우선, 클럭 재생 회로(6)의 동작에 대하여 설명한다. 위상 비교기(9)는 Q 베이스 밴드 및 분주기(8)의 출력의 위상차에 기초하여 위상 검출 신호 PCO를 출력한다. 위상 검출 신호 PCO는 LPF(10)에서 평탄화되며 VCO(7)에 제어 신호로서 입력된다. VCO(7)의 출력 주파수는 주파수 제어 신호에 따라서 변경되며 VCO(7)의 출력 신호는 분주된 후, 다시 위상 비교기(9)에 입력된다. 그리고, 도 2a와 같이 기준 신호가 되는 Q 베이스 밴드의 제로 크로스점을 검출하고 이 제로 크로스점과 재생 클럭 CK의 상승 엣지가 위상 동기하도록 VCO(7)가 주파수 제어된다.

그런데, 위상 비교기(8)는 위상 검출 신호와 오프셋 신호를 출력한다. 위상 검출 신호 PCO는 베이스 밴드의 제로 크로스 부근에서 재생 클럭이 상승했을 때의 베이스 밴드의 레벨로서 출력된다. 위상 검출 신호 PCO는 베이스 밴드가 상승하는 경우에는 베이스 밴드의 레벨을 비반전함으로써 출력되며, 베이스 밴드가 하강할 때 상기 레벨을 반전함으로써 출력된다. 도 2c와 같이 재생 클럭이 베이스 밴드에서 진행하고 있는 경우, 베이스 밴드가 제로 크로스점에서 상승할 때는 베이스 밴드의 레벨은 마이너스가 되며 그대로 마이너스 레벨의 위상 검출 신호를 출력한다. 또한, 베이스 밴드의 하강 시, 베이스 밴드의 레벨은 플러스가 되지만, 반전하여 마이너스 레벨의 위상 검출 신호를 출력한다. 따라서, VCO(7)로의 주파수 제어 신호는 전체로서 마이너스 레벨이 되며 VCO(7)의 출력 주파수는 저하되는 방향으로 제어된다.

또한, 도 2d와 같이 재생 클럭이 베이스 밴드보다 지연되고 있는 경우, 베이스 밴드가 제로 크로스점에서 상승할 때는 베이스 밴드의 레벨은 플러스가 되며, 그대로 플러스 레벨의 위상 검출 신호를 출력한다. 또한, 베이스 밴드가 하강할 때 베이스 밴드의 레벨은 마이너스가 되며 반전 플러스 레벨의 위상 검출 신호를 출력한다. 따라서, VCO(7)로의 주파수 제어 신호는 전체로서 플러스 레벨이 되며 VCO(7)의 출력 주파수는 커지는 방향으로 제어된다.

도 2b에 클럭 재생 회로(6)가 로크 상태에 있으며 또한 베이스 밴드에 오프셋이 발생했을 때의 파형을 나타낸다. 베이스 밴드 전체가 오프셋분만큼 상승하기 때문에, 베이스 밴드의 ±피크 간의 중간치가 오프셋분에 위치한다. 그렇게 하면, 클럭 재생 회로(6)는 재생 클럭 CK의 상승이 베이스 밴드의 오프셋에 대한 제로 크로스점에 위상 동기하도록 VCO(7)가 제어된다. 이 상태에서는 위상 검출 신호 PCO는 동일 레벨 ΔE의 플러스 마이너스의 신호가 엇갈려서 출력되기 때문에, LPF(10)로부터 출력되는 주파수 제어 신호는 「0」이 되며 로크 상태가 유지되는 것이다.

또한, 로크 시의 레벨차 ΔE는 오프셋 레벨을 나타내고 있다. 레벨차 ΔE를 그대로의 레벨로 출력함으로서 오프셋 검출 신호로서 출력한다. 위상 비교기(9)는제로 크로스 부근의 베이스 밴드의 레벨을 검출하고 있으므로 새롭게 회로를 부가하지 않으며 위상 비교 회로(9)로부터 오프셋 검출 신호를 출력할 수 있다.

오프셋 검출 신호는 LPF(12)에서 오프셋 제거하기 위한 신호용으로 평탄화된다. 상기한 바와 같이 오프셋 검출은 PLL이 로크했을 때에 정확하게 검출하는 것이 가능하므로, 로크 검출 회로(11)의 출력 신호가 발생했을 때만 LPF(12)의 출력 신호를 도통시켜서 가산기(14, 15)에 인가시킨다. 가산기(14, 15)에서는 AD 컨버터(3, 4)로부터 오프셋을 LPF(14)의 출력으로써 소거된다. 여기서, LPF(12)는 오프셋 검출 신호를 평탄화한다는 역할도 있지만, 오프셋 검출 신호를 지연 또는 둔화할 수 있다는 역할도 가지고 있다. 그 결과, 오프셋 보정 루프의 감도를 둔화시킴으로써 안정화를 도모할 수 있다. DC 오프셋은 위상 비교기(9)에서 검출할 수 있으므로 LPF(12)는 종래와 같이 DC 오프셋을 검출하는 역할을 갖지 않는다. 그 때문에, LPF(12)로서는 종래에 비하여 큰 시상수는 필요 없으며 동작 클럭을 CK/2로 할 수 있고 또한 회로 규모를 크게할 필요도 없다.

또한, 로크 검출 회로(11)에서는 PLL이 로크 상태를 검출할 수 있는 회로이면 도 1에 기재되는 회로에 한정되지 않는다.

본 발명에 따르면, 베이스 밴드에 동기하는 클럭을 생성하는 PLL에서의 위상 비교 결과를 이용하여 DC 오프셋을 검출할 수 있으므로, 회로 구성을 간단하게 하고 또한 고속 처리를 하지 않아도 DC 오프셋을 제거할 수 있다.

또한, 본 발명에서는 베이스 밴드에 동기되는 클럭을 재생하는 회로를 사용하여 DC 오프셋을 검출하고 있으므로 새롭게 회로를 부가할 필요가 없다.

Claims (5)

1. 직교 관계에 있는 2개 베이스 밴드를 복조하는 직교 위상 복조 회로에 있어서,

   디지털 변조 신호로부터 베이스 밴드를 준동기 검파하는 준동기 검파기와,

   상기 베이스 밴드를 디지털 변환하는 AD 컨버터와,

   상기 AD 컨버터의 출력 데이터와 오프셋 검출 신호를 가산하는 가산기와,

   상기 베이스 밴드에 동기되는 클럭을 생성하는 PLL

   을 구비하되,

   상기 PLL은 상기 베이스 밴드 신호와 동기 신호와의 위상 관계로부터 오프셋 검출 신호를 출력하고, 상기 가산기에서 오프셋을 소거하는 것을 특징으로 하는 직교 위상 복조 회로.
2. 제1항에 있어서, 상기 PLL의 위상 비교기는 상기 클럭의 상승 시 상기 베이스 밴드의 레벨을 검출하고, 상기 레벨을 오프셋 검출 신호로서 출력하는 것을 특징으로 하는 직교 위상 복조 회로.
3. 제1항에 있어서, 상기 PLL이 로크한 것을 검출하는 로크 검출 회로와, 상기 로크 검출 회로의 출력에 기초하여 오프셋 검출 신호를 도통시키는 게이트 회로를 더 구비하는 것을 특징으로 하는 직교 위상 복조 회로.
4. 제1항에 있어서, 상기 오프셋 검출 신호를 평탄화하고 또한 지연시키는 LPF를 더 구비하는 것을 특징으로 하는 직교 위상 복조 회로.
5. 제1항에 있어서, 상기 PLL은 상기 베이스 밴드에 포함되는 비트 클럭에 동기한 클럭을 재생하는 클럭 재생 회로와 겸용되는 것을 특징으로 하는 직교 위상 복조 회로.