JP2001069185A - インターホン伝送方式 - Google Patents
インターホン伝送方式Info
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- JP2001069185A JP2001069185A JP24556899A JP24556899A JP2001069185A JP 2001069185 A JP2001069185 A JP 2001069185A JP 24556899 A JP24556899 A JP 24556899A JP 24556899 A JP24556899 A JP 24556899A JP 2001069185 A JP2001069185 A JP 2001069185A
- Authority
- JP
- Japan
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- circuit
- clock
- signal
- data
- phase
- Prior art date
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- Granted
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Interconnected Communication Systems, Intercoms, And Interphones (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 （修正有）
【課題】インターホンの２値のデータ伝送を、伝送ライ
ンを増加させることなく、最初に伝送されるデータから
正しいクロックを再生し、効率のよい伝送を行い、混変
調歪みの軽減を図る。 【解決手段】２値からなるデータをＰＳＫ変調して伝送
するに当たり、１つ前のデータに０または１のデータと
してπ／２または−π／２位相をそれぞれ付加して変換
し、シンボル毎に、即ちクロック毎に位相変化させて伝
送し、受信側でその状態を検波しクロックを再生するよ
うに構成したため、データを変化させなくともビット数
を増加せずに最初から正しいクロックを再生することが
できる。
ンを増加させることなく、最初に伝送されるデータから
正しいクロックを再生し、効率のよい伝送を行い、混変
調歪みの軽減を図る。 【解決手段】２値からなるデータをＰＳＫ変調して伝送
するに当たり、１つ前のデータに０または１のデータと
してπ／２または−π／２位相をそれぞれ付加して変換
し、シンボル毎に、即ちクロック毎に位相変化させて伝
送し、受信側でその状態を検波しクロックを再生するよ
うに構成したため、データを変化させなくともビット数
を増加せずに最初から正しいクロックを再生することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明はインターホン伝送方
式に係り、特に、２値信号をＰＳＫ変調して伝送するイ
ンターホン伝送方式に関する。
式に係り、特に、２値信号をＰＳＫ変調して伝送するイ
ンターホン伝送方式に関する。
【０００２】
【従来の技術】従来から、ディジタル信号を伝送し通話
等を行うインターホン伝送方式を適用したインターホン
装置において、０または１の２値によりディジタル信号
を送受する際、伝送線の減少を図るため送信側でデータ
信号にクロック信号を多重化して伝送し、受信側で多重
化情報からクロックを取り出して再生し、再生されたク
ロックからデータ信号を作成する自己同期方式が採用さ
れている。自己同期方式として、バイフェイズ符号を利
用してクロックを再生する方法があった。ここで、バイ
フェイズ符号による伝送とは、データ信号の「０」を
「１，０」に「１」を「０，１」に符号化し、または
「０」を「０，１」に「１」を「１，０」に符号化し、
１ビットを２ビットとして伝送する方法であり、データ
信号の「０」または「１」が極端に連続することによる
伝送特性の劣化を防止できる伝送方法である。
等を行うインターホン伝送方式を適用したインターホン
装置において、０または１の２値によりディジタル信号
を送受する際、伝送線の減少を図るため送信側でデータ
信号にクロック信号を多重化して伝送し、受信側で多重
化情報からクロックを取り出して再生し、再生されたク
ロックからデータ信号を作成する自己同期方式が採用さ
れている。自己同期方式として、バイフェイズ符号を利
用してクロックを再生する方法があった。ここで、バイ
フェイズ符号による伝送とは、データ信号の「０」を
「１，０」に「１」を「０，１」に符号化し、または
「０」を「０，１」に「１」を「１，０」に符号化し、
１ビットを２ビットとして伝送する方法であり、データ
信号の「０」または「１」が極端に連続することによる
伝送特性の劣化を防止できる伝送方法である。
【０００３】このようなバイフェイズ符号を利用したイ
ンターホン装置としては、図３（ａ）に示すように、ラ
インＬ３０１を介して接続される端末３０１、３０２を
有する。端末３０１には、バイフェイズ符号回路３０
３、ＰＳＫ変調回路３０４、ラインドライバ３０５及び
不平衡−平衡変換トランス３０６が順次接続されて設け
られる。端末３０２には、平衡−不平衡変換トランス３
０７、ラインドライバ３０８及びＰＳＫ復調回路３０９
が順次接続されて設けられ、ＰＳＫ復調回路３０９には
バイフェイズ復号回路３１０及びクロック抽出回路３１
１が接続される。クロック抽出回路３１１には、図３
（ｃ）に示すように、入力側に遅延回路３１２が接続さ
れる排他的論理和回路３１３と、入力側に排他的論理和
回路３１３及びモノステーブル・マルチバイブレータ３
１４が接続され、出力側にモノステーブル・マルチバイ
ブレータ３１４が接続される論理積回路３１５が設けら
れている。
ンターホン装置としては、図３（ａ）に示すように、ラ
インＬ３０１を介して接続される端末３０１、３０２を
有する。端末３０１には、バイフェイズ符号回路３０
３、ＰＳＫ変調回路３０４、ラインドライバ３０５及び
不平衡−平衡変換トランス３０６が順次接続されて設け
られる。端末３０２には、平衡−不平衡変換トランス３
０７、ラインドライバ３０８及びＰＳＫ復調回路３０９
が順次接続されて設けられ、ＰＳＫ復調回路３０９には
バイフェイズ復号回路３１０及びクロック抽出回路３１
１が接続される。クロック抽出回路３１１には、図３
（ｃ）に示すように、入力側に遅延回路３１２が接続さ
れる排他的論理和回路３１３と、入力側に排他的論理和
回路３１３及びモノステーブル・マルチバイブレータ３
１４が接続され、出力側にモノステーブル・マルチバイ
ブレータ３１４が接続される論理積回路３１５が設けら
れている。
【０００４】このようなインターホン装置の動作につい
て説明する。
て説明する。
【０００５】端末３０１から端末３０２にデータを送信
する場合、０または１の２値からなるデータ信号である
ＮＲＺ信号S301及びクロックS302がバイフェイズ符号回
路３０３に入力されると、ＮＲＺ信号S301の「０」を
「１，０」、「１」を「０，１」としたバイフェイズ符
号にクロックS302が多重化された信号がＰＳＫ変調回路
３０４に出力され、ＰＳＫ変調回路３０４においてＰＳ
Ｋ変調され帯域制限されて変調信号S309となって出力さ
れる（図３（ｂ）参照）。更に、変調信号S309はライン
ドライバ３０５で増幅され、不平衡−平衡変換トランス
３０６で平衡型に変換されて、ラインＬ３０１に送出さ
れる。ラインＬ３０１を伝送され端末３０２に受信され
た信号は、平衡−不平衡変換トランス３０７により不平
衡変換され、ラインドライバ３０８に入力される。ライ
ンドライバ３０８により増幅された信号はＰＳＫ復調回
路３０９によりバイフェイズ符号信号S305に復号され、
バイフェイズ復号回路３１０によりＮＲＺ信号S303に復
調されて出力される。またＰＳＫ復調回路３０９から出
力されたバイフェイズ符号信号S305はクロック抽出回路
３１１に入力される。図３（ｄ）に示すように、クロッ
ク抽出回路３１１において、バイフェイズ符号信号S305
と遅延回路３１２によって遅延されたバイフェイズ符号
遅延信号S306が排他的論理和回路３１３に入力される
と、排他的論理和の解として信号S307が作成される。そ
して、論理積回路３１５に信号S307のみが入力される
と、論理積回路３１５から出力される信号がモノステー
ブル・マルチバイブレータ回路３１４に入力される。モ
ノステーブル・マルチバイブレータ回路３１４は、論理
積回路３１５からの出力から方形波を出力する。論理積
回路３１５において、モノステーブル・マルチバイブレ
ータ回路３１４からの信号S308と、排他的論理和回路３
１３からの信号S307との論理積の解としてクロックS304
が抽出される。
する場合、０または１の２値からなるデータ信号である
ＮＲＺ信号S301及びクロックS302がバイフェイズ符号回
路３０３に入力されると、ＮＲＺ信号S301の「０」を
「１，０」、「１」を「０，１」としたバイフェイズ符
号にクロックS302が多重化された信号がＰＳＫ変調回路
３０４に出力され、ＰＳＫ変調回路３０４においてＰＳ
Ｋ変調され帯域制限されて変調信号S309となって出力さ
れる（図３（ｂ）参照）。更に、変調信号S309はライン
ドライバ３０５で増幅され、不平衡−平衡変換トランス
３０６で平衡型に変換されて、ラインＬ３０１に送出さ
れる。ラインＬ３０１を伝送され端末３０２に受信され
た信号は、平衡−不平衡変換トランス３０７により不平
衡変換され、ラインドライバ３０８に入力される。ライ
ンドライバ３０８により増幅された信号はＰＳＫ復調回
路３０９によりバイフェイズ符号信号S305に復号され、
バイフェイズ復号回路３１０によりＮＲＺ信号S303に復
調されて出力される。またＰＳＫ復調回路３０９から出
力されたバイフェイズ符号信号S305はクロック抽出回路
３１１に入力される。図３（ｄ）に示すように、クロッ
ク抽出回路３１１において、バイフェイズ符号信号S305
と遅延回路３１２によって遅延されたバイフェイズ符号
遅延信号S306が排他的論理和回路３１３に入力される
と、排他的論理和の解として信号S307が作成される。そ
して、論理積回路３１５に信号S307のみが入力される
と、論理積回路３１５から出力される信号がモノステー
ブル・マルチバイブレータ回路３１４に入力される。モ
ノステーブル・マルチバイブレータ回路３１４は、論理
積回路３１５からの出力から方形波を出力する。論理積
回路３１５において、モノステーブル・マルチバイブレ
ータ回路３１４からの信号S308と、排他的論理和回路３
１３からの信号S307との論理積の解としてクロックS304
が抽出される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うに再生されたクロックS304は、論理積回路３１５にデ
ータの入力が開始され、ＮＲＺ信号S301の最初のデータ
の値と同値のデータが連続している間、クロックは１シ
ンボル（ＮＲＺ信号S301のデータの０または１）の境目
で出力される。ＮＲＺ信号S301のデータが最初の値から
変化したときから、１シンボルの中間でクロックS304が
出力されるため、ＮＲＺ信号S301の値が変化するまで
は、論理積回路３１５から出力されるクロックS304は正
しい値である保証はなかった。このため、論理積回路３
１５から出力されるクロックS304を最初から正しい値が
得られるようにするには、データの始まりで値を変化さ
せることが必要であった。また、バイフェイズ符号を用
いるため、伝送するデータのビット数は、送受するソー
スデータのビット数の２倍となり、伝送効率が低下する
という欠点があった。
うに再生されたクロックS304は、論理積回路３１５にデ
ータの入力が開始され、ＮＲＺ信号S301の最初のデータ
の値と同値のデータが連続している間、クロックは１シ
ンボル（ＮＲＺ信号S301のデータの０または１）の境目
で出力される。ＮＲＺ信号S301のデータが最初の値から
変化したときから、１シンボルの中間でクロックS304が
出力されるため、ＮＲＺ信号S301の値が変化するまで
は、論理積回路３１５から出力されるクロックS304は正
しい値である保証はなかった。このため、論理積回路３
１５から出力されるクロックS304を最初から正しい値が
得られるようにするには、データの始まりで値を変化さ
せることが必要であった。また、バイフェイズ符号を用
いるため、伝送するデータのビット数は、送受するソー
スデータのビット数の２倍となり、伝送効率が低下する
という欠点があった。
【０００７】本発明は上記欠点を解消するためになされ
たものであって、０または１の２値からなるデータをク
ロックによりＰＳＫ変調する際に、０と１を、クロック
信号毎に１つ前のデータの位相に“π／２”または“−
π／２”の位相を付加して変調して伝送し、受信側で位
相変化からクロックを再生することにより送信データの
値を変化させなくても受信した最初のデータから正しい
クロックを抽出できるインターホン伝送方式を提供する
ことを目的とする。
たものであって、０または１の２値からなるデータをク
ロックによりＰＳＫ変調する際に、０と１を、クロック
信号毎に１つ前のデータの位相に“π／２”または“−
π／２”の位相を付加して変調して伝送し、受信側で位
相変化からクロックを再生することにより送信データの
値を変化させなくても受信した最初のデータから正しい
クロックを抽出できるインターホン伝送方式を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明のインターホン伝送方式は、クロックに
より２値信号をＰＳＫ変調して送信し、復調化して受信
するインターホン伝送方式であって、２値信号の“０”
または“１”をクロック毎にそれぞれ“π／２”または
“−π／２”の位相を付加した位相情報に変換して送信
し、２値信号を復調化するときに位相情報の“π／２”
または“−π／２”の位相変化に応じてクロックの再生
を行なうものである。
るため、本発明のインターホン伝送方式は、クロックに
より２値信号をＰＳＫ変調して送信し、復調化して受信
するインターホン伝送方式であって、２値信号の“０”
または“１”をクロック毎にそれぞれ“π／２”または
“−π／２”の位相を付加した位相情報に変換して送信
し、２値信号を復調化するときに位相情報の“π／２”
または“−π／２”の位相変化に応じてクロックの再生
を行なうものである。
【０００９】本願発明のインターホン伝送方式におい
て、０または１の２値からなるデータを位相変換して伝
送するに当たり、クロック毎にデータの値０に対しては
１つ前のデータの位相に“−π／２”１に対しては“π
／２”を付加して変換し、または、データ値０に対して
は１つ前のデータの位相に“π／２”１に対しては“−
π／２”のように位相を付加して変換し、伝送する。受
信側においては、位相変化に応じてクロックの再生を
し、データを復調する。このため、伝送すべきデータの
値が変化しなくとも、最初から正しいクロックを得るこ
とができ、これに基づいてデータの復調を行うことがで
きる。また、データ伝送のためにビット数を増加させる
ことがなく、伝送特性を低下させず伝送効率を向上させ
ることができる。
て、０または１の２値からなるデータを位相変換して伝
送するに当たり、クロック毎にデータの値０に対しては
１つ前のデータの位相に“−π／２”１に対しては“π
／２”を付加して変換し、または、データ値０に対して
は１つ前のデータの位相に“π／２”１に対しては“−
π／２”のように位相を付加して変換し、伝送する。受
信側においては、位相変化に応じてクロックの再生を
し、データを復調する。このため、伝送すべきデータの
値が変化しなくとも、最初から正しいクロックを得るこ
とができ、これに基づいてデータの復調を行うことがで
きる。また、データ伝送のためにビット数を増加させる
ことがなく、伝送特性を低下させず伝送効率を向上させ
ることができる。
【００１０】
【発明の実施の形態】以下、本発明のインターホン伝送
方式における好ましい実施の形態例について図面にした
がって説明する。
方式における好ましい実施の形態例について図面にした
がって説明する。
【００１１】図１（ａ）に示すように、本発明のインタ
ーホン伝送方式を適用したインターホン装置は、ライン
Ｌ１０１を介して接続される端末１０１、１０２を有す
る。端末１０１には、π／２シフトＰＳＫ変調回路１０
４、ラインドライバ１０５、不平衡−平衡変換トランス
１０６が順次接続されて設けられる。端末１０２にはラ
インＬ１０１に接続される平衡−不平衡変換トランス１
０７に、ラインドライバ１０８、ディスクリミネート検
波回路１０９が順次接続されて設けられ、ディスクリミ
ネート検波回路１０９には判定回路１１０及びクロック
抽出回路１１１とが接続される。
ーホン伝送方式を適用したインターホン装置は、ライン
Ｌ１０１を介して接続される端末１０１、１０２を有す
る。端末１０１には、π／２シフトＰＳＫ変調回路１０
４、ラインドライバ１０５、不平衡−平衡変換トランス
１０６が順次接続されて設けられる。端末１０２にはラ
インＬ１０１に接続される平衡−不平衡変換トランス１
０７に、ラインドライバ１０８、ディスクリミネート検
波回路１０９が順次接続されて設けられ、ディスクリミ
ネート検波回路１０９には判定回路１１０及びクロック
抽出回路１１１とが接続される。
【００１２】このように構成されたインターホン装置に
おいて、端末１０１から端末１０２に2値信号からなる
データを送信する場合の動作について説明する。
おいて、端末１０１から端末１０２に2値信号からなる
データを送信する場合の動作について説明する。
【００１３】端末１０１のπ／２シフトＰＳＫ変調回路
１０４に伝送すべきデータである０または１の２値から
なる２値信号であるＮＲＺ信号S101が入力されると共
に、クロックS102が入力される。
１０４に伝送すべきデータである０または１の２値から
なる２値信号であるＮＲＺ信号S101が入力されると共
に、クロックS102が入力される。
【００１４】ここで、π／２シフトＰＳＫ変調回路１０
４は、図２（ａ）に示すように、ＥＸＯＲ回路１１４ａ
とＮＥＸＯＲ回路１１４ｂを有するフリップフロップ１
１４とラッチ回路１２４ａ、１２４ｂからなる。フリッ
プフロップ１１４はクッロクにより制御され、クロック
が変化した時点で入力信号を内部に伝えるものであり、
ラッチ回路１２４ａ、１２４ｂは入力したデータを保持
するものである。図２（ｂ）に示すように、ＥＸＯＲ回
路１１４ａとＮＥＸＯＲ回路１１４ｂに、例えば、
“０”のＮＲＺ信号S101が入力された場合、ＥＸＯＲ回
路１１４ａにはラッチ回路１２４ｂから１つ前の出力Ｑ
が入力される。Ｑが例えば０であれば、ＥＸＯＲ回路１
１４ａからラッチ回路１２４ａへ０が出力され、ラッチ
回路１２４ａにクロックS102が入力されたときラッチ回
路１２４ａから０が出力されＩの出力は０となる（１
０）。このとき、ＮＥＸＯＲ回路１１４ｂにはラッチ回
路１２４ａから１つ前の出力Ｉが入力される。Ｉが例え
ば０であれば、ＮＥＸＯＲ回路１１４ｂからラッチ回路
１２４ｂへ１が出力され、ラッチ回路１２４ｂにクロッ
クS102が入力されたときラッチ回路１２４ｂから１が出
力されＱの出力は１となる（１１）。また、ＥＸＯＲ回
路１１４ａとＮＥＸＯＲ回路１１４ｂに、例えば、
“０”のＮＲＺ信号S101が入力された場合、ＥＸＯＲ回
路１１４ａにはラッチ回路１２４ｂから１つ前の出力Ｑ
が入力される。Ｑが例えば１であれば、ＥＸＯＲ回路１
１４ａからラッチ回路１２４ａへ１が出力され、ラッチ
回路１２４ａにクロックS102が入力されたときラッチ回
路１２４ａから１が出力されＩの出力は１となる（１
２）。このとき、ＮＥＸＯＲ回路１１４ｂにはラッチ回
路１２４ａから１つ前の出力Ｉが入力される。Ｉが例え
ば１であれば、ＮＥＸＯＲ回路１１４ｂからラッチ回路
１２４ｂへ０が出力され、ラッチ回路１２４ｂにクロッ
クS102が入力されたときラッチ回路１２４ｂから０が出
力されＱの出力は０となる（１３）。同様にして、ＮＲ
Ｚ信号S101が１の場合も、クロック毎にそれぞれＩ、Ｑ
の出力を得る。即ち、ＮＲＺ信号S101が０のとき、１つ
前のＮＲＺ信号S101が０または１の何れであっても、
Ｉ、Ｑ成分の何れかが１の出力となり、また、ＮＲＺ信
号S101が１のとき、１つ前のＮＲＺ信号S101が０または
１の何れであっても、Ｉ、Ｑ成分の何れかが０の出力と
なる。そして、得られた値を位相変換（ＰＳＫ変換）す
る。図２（ｃ）の概念図に示すように、Ｉ、Ｑ成分毎に
出力の値が０の場合、−π／２位相が付加された位相に
変換され、出力値が１の場合、π／２位相が付加された
位相に変換され、または、この逆に位相変換される。更
に、帯域制限され変調信号S109としてπ／２シフトＰＳ
Ｋ変調回路１０４から出力される。変調信号S109は波形
がゼロ交差しないため混変調を受けず送信可能となる
（図１（ｂ）参照）。その後、ラインドライバ１０５で
増幅され、不平衡−平衡変換トランス１０６で平衡型に
変換されラインＬ１０１に送出される。ラインＬ１０１
を伝送され端末１０２に受信された信号は平衡−不平衡
変換トランス１０７により不平衡変換され、ラインドラ
イバ１０８に入力される。ラインドライバ１０８により
増幅された信号はディスクリミネート検波回路１０９に
入力され、位相の進み、遅れが検波される。ディスクリ
ミネート検波回路１０９において検波された信号は、位
相の進み、遅れを＋、−で示すパルス信号のディスクリ
ミネート検波出力信号S105とされる。このディスクリミ
ネート検波出力信号S105が判定回路１１０に入力される
と、０、１信号として送信側におけるＮＲＺ信号が復調
され再生信号S103が出力される。
４は、図２（ａ）に示すように、ＥＸＯＲ回路１１４ａ
とＮＥＸＯＲ回路１１４ｂを有するフリップフロップ１
１４とラッチ回路１２４ａ、１２４ｂからなる。フリッ
プフロップ１１４はクッロクにより制御され、クロック
が変化した時点で入力信号を内部に伝えるものであり、
ラッチ回路１２４ａ、１２４ｂは入力したデータを保持
するものである。図２（ｂ）に示すように、ＥＸＯＲ回
路１１４ａとＮＥＸＯＲ回路１１４ｂに、例えば、
“０”のＮＲＺ信号S101が入力された場合、ＥＸＯＲ回
路１１４ａにはラッチ回路１２４ｂから１つ前の出力Ｑ
が入力される。Ｑが例えば０であれば、ＥＸＯＲ回路１
１４ａからラッチ回路１２４ａへ０が出力され、ラッチ
回路１２４ａにクロックS102が入力されたときラッチ回
路１２４ａから０が出力されＩの出力は０となる（１
０）。このとき、ＮＥＸＯＲ回路１１４ｂにはラッチ回
路１２４ａから１つ前の出力Ｉが入力される。Ｉが例え
ば０であれば、ＮＥＸＯＲ回路１１４ｂからラッチ回路
１２４ｂへ１が出力され、ラッチ回路１２４ｂにクロッ
クS102が入力されたときラッチ回路１２４ｂから１が出
力されＱの出力は１となる（１１）。また、ＥＸＯＲ回
路１１４ａとＮＥＸＯＲ回路１１４ｂに、例えば、
“０”のＮＲＺ信号S101が入力された場合、ＥＸＯＲ回
路１１４ａにはラッチ回路１２４ｂから１つ前の出力Ｑ
が入力される。Ｑが例えば１であれば、ＥＸＯＲ回路１
１４ａからラッチ回路１２４ａへ１が出力され、ラッチ
回路１２４ａにクロックS102が入力されたときラッチ回
路１２４ａから１が出力されＩの出力は１となる（１
２）。このとき、ＮＥＸＯＲ回路１１４ｂにはラッチ回
路１２４ａから１つ前の出力Ｉが入力される。Ｉが例え
ば１であれば、ＮＥＸＯＲ回路１１４ｂからラッチ回路
１２４ｂへ０が出力され、ラッチ回路１２４ｂにクロッ
クS102が入力されたときラッチ回路１２４ｂから０が出
力されＱの出力は０となる（１３）。同様にして、ＮＲ
Ｚ信号S101が１の場合も、クロック毎にそれぞれＩ、Ｑ
の出力を得る。即ち、ＮＲＺ信号S101が０のとき、１つ
前のＮＲＺ信号S101が０または１の何れであっても、
Ｉ、Ｑ成分の何れかが１の出力となり、また、ＮＲＺ信
号S101が１のとき、１つ前のＮＲＺ信号S101が０または
１の何れであっても、Ｉ、Ｑ成分の何れかが０の出力と
なる。そして、得られた値を位相変換（ＰＳＫ変換）す
る。図２（ｃ）の概念図に示すように、Ｉ、Ｑ成分毎に
出力の値が０の場合、−π／２位相が付加された位相に
変換され、出力値が１の場合、π／２位相が付加された
位相に変換され、または、この逆に位相変換される。更
に、帯域制限され変調信号S109としてπ／２シフトＰＳ
Ｋ変調回路１０４から出力される。変調信号S109は波形
がゼロ交差しないため混変調を受けず送信可能となる
（図１（ｂ）参照）。その後、ラインドライバ１０５で
増幅され、不平衡−平衡変換トランス１０６で平衡型に
変換されラインＬ１０１に送出される。ラインＬ１０１
を伝送され端末１０２に受信された信号は平衡−不平衡
変換トランス１０７により不平衡変換され、ラインドラ
イバ１０８に入力される。ラインドライバ１０８により
増幅された信号はディスクリミネート検波回路１０９に
入力され、位相の進み、遅れが検波される。ディスクリ
ミネート検波回路１０９において検波された信号は、位
相の進み、遅れを＋、−で示すパルス信号のディスクリ
ミネート検波出力信号S105とされる。このディスクリミ
ネート検波出力信号S105が判定回路１１０に入力される
と、０、１信号として送信側におけるＮＲＺ信号が復調
され再生信号S103が出力される。
【００１５】ここで、ディスクリミネート検波回路１０
９から出力されるディスクリミネート検波出力信号S105
はクロック抽出回路１１１に入力される。まずディスク
リミネート検波出力信号S105を絶対値回路等で符号成分
を無くし（図１（ｃ））、基底周波数で共振させる等
して基底周波数成分だけ取り出す（図１（ｃ））。更
に、基底周波数成分をリミッタ回路等で整形してクロッ
ク信号S104が再生される（図１（ｃ））。これによ
り、伝送ラインを増加させることなく、送信側のクロッ
クを取り出すことができる。
９から出力されるディスクリミネート検波出力信号S105
はクロック抽出回路１１１に入力される。まずディスク
リミネート検波出力信号S105を絶対値回路等で符号成分
を無くし（図１（ｃ））、基底周波数で共振させる等
して基底周波数成分だけ取り出す（図１（ｃ））。更
に、基底周波数成分をリミッタ回路等で整形してクロッ
ク信号S104が再生される（図１（ｃ））。これによ
り、伝送ラインを増加させることなく、送信側のクロッ
クを取り出すことができる。
【００１６】なお、上記実施例では端末１０１から端末
１０２への伝送のみについて説明したが、端末１０２か
ら端末１０１への伝送も同様に行われる。また、上記実
施例では±π／２の位相を付加しているが、±π／４等
適宜選択することができる。
１０２への伝送のみについて説明したが、端末１０２か
ら端末１０１への伝送も同様に行われる。また、上記実
施例では±π／２の位相を付加しているが、±π／４等
適宜選択することができる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
のインターホン伝送方式によれば、２値からなるデータ
をＰＳＫ変調して伝送するに当たり、１つ前のデータに
０または１のデータとしてπ／２または−π／２位相を
それぞれ付加して変換し、シンボル毎に、即ちクロック
毎に位相変化させて伝送し、受信側でその状態を検波し
クロックを再生するように構成したため、データを変化
させなくとも、最初に伝送されるデータから正しいクロ
ックが再生でき、伝送ラインを増加させることなく、効
率よく伝送を行うことができ、また、混変調歪みの軽減
を図ることができる。
のインターホン伝送方式によれば、２値からなるデータ
をＰＳＫ変調して伝送するに当たり、１つ前のデータに
０または１のデータとしてπ／２または−π／２位相を
それぞれ付加して変換し、シンボル毎に、即ちクロック
毎に位相変化させて伝送し、受信側でその状態を検波し
クロックを再生するように構成したため、データを変化
させなくとも、最初に伝送されるデータから正しいクロ
ックが再生でき、伝送ラインを増加させることなく、効
率よく伝送を行うことができ、また、混変調歪みの軽減
を図ることができる。
【図１】（ａ）は本発明のインターホン伝送方式を適用
したインターホン装置の一実施例を示すブロック図。
（ｂ）は本発明のインターホン伝送方式による信号を示
す図。（ｃ）は本発明のクロック抽出回路における信号
を示す図。
したインターホン装置の一実施例を示すブロック図。
（ｂ）は本発明のインターホン伝送方式による信号を示
す図。（ｃ）は本発明のクロック抽出回路における信号
を示す図。
【図２】（ａ）は本発明のインターホン伝送方式におけ
るπ／２シフトＰＳＫの変調回路のブロック図。（ｂ）
は本発明のπ／２シフトＰＳＫの変調回路の動作の説明
図。（ｃ）は本発明のπ／２シフトＰＳＫの変調回路の
動作の説明図。
るπ／２シフトＰＳＫの変調回路のブロック図。（ｂ）
は本発明のπ／２シフトＰＳＫの変調回路の動作の説明
図。（ｃ）は本発明のπ／２シフトＰＳＫの変調回路の
動作の説明図。
【図３】（ａ）は従来のインターホン伝送方式のインタ
ーホン装置のブロック図。（ｂ）は従来例のインターホ
ン伝送方式による信号を示す図。（ｃ）は従来のクロッ
ク抽出回路のブロック図。（ｄ）は従来例のクロック抽
出回路における信号を示す図。
ーホン装置のブロック図。（ｂ）は従来例のインターホ
ン伝送方式による信号を示す図。（ｃ）は従来のクロッ
ク抽出回路のブロック図。（ｄ）は従来例のクロック抽
出回路における信号を示す図。
S101・・・・・２値信号 S102・・・・・クロック
Claims (1)
- 【請求項１】クロック（S102）により２値信号（S101）
をＰＳＫ変調して送信し、復調化して受信するインター
ホン伝送方式であって、前記２値信号の“０”または
“１”を前記クロック毎にそれぞれ“π／２”または
“−π／２”の位相を付加した位相情報に変換して送信
し、前記２値信号を復調化するときに前記位相情報の
“π／２”または“−π／２”の位相変化に応じて前記
クロックの再生を行なうことを特徴とするインターホン
伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24556899A JP4195759B2 (ja) | 1999-08-31 | 1999-08-31 | インターホン伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24556899A JP4195759B2 (ja) | 1999-08-31 | 1999-08-31 | インターホン伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001069185A true JP2001069185A (ja) | 2001-03-16 |
| JP4195759B2 JP4195759B2 (ja) | 2008-12-10 |
Family
ID=17135662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24556899A Expired - Fee Related JP4195759B2 (ja) | 1999-08-31 | 1999-08-31 | インターホン伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4195759B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012160833A (ja) * | 2011-01-31 | 2012-08-23 | Aiphone Co Ltd | インターホン装置 |
| JP5892401B1 (ja) * | 2015-02-20 | 2016-03-23 | パナソニックＩｐマネジメント株式会社 | ドアホンシステムおよび通信方法 |
-
1999
- 1999-08-31 JP JP24556899A patent/JP4195759B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012160833A (ja) * | 2011-01-31 | 2012-08-23 | Aiphone Co Ltd | インターホン装置 |
| JP5892401B1 (ja) * | 2015-02-20 | 2016-03-23 | パナソニックＩｐマネジメント株式会社 | ドアホンシステムおよび通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4195759B2 (ja) | 2008-12-10 |
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