JPS632444A - フェ−ズコヒレント復調器 - Google Patents
フェ−ズコヒレント復調器Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2335—Demodulator circuits; Receiver circuits using non-coherent demodulation using temporal properties of the received signal
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
め要約のデータは記録されません。
Description
anetworks)に関するIEEE (国際電気標
準会議)802.4項のトークン母線仕様に規定の新規
データ通信門構に関する。詳しくは、本発明は、上記の
通信門構のもとで伝送される信号を復調して、それと関
連するクロック信号と、前記信号に含まれるデータの双
方を1qるための回路と方法に関する。
として、エーテルネット(Ethernet、 I
EEE802.3項〉通信門構で用いられるものがある
。
新データ通信供構に用いるには適切ではない。従来型の
復調方式はこの新しい通信は溝用に設計されているもの
はほとんどなく、復調を達成するため当該の信号の振幅
をサンプリングする何らかの形態を含むものである。ビ
ット時間中に単一または多重のデータサンプルをデジタ
ル式に抽出して実施される方式でも、サンプリング中に
生ずるノイズの存在により誤差が生ずることがある。
フェーズコヒレント信号化機構で用いる復調方式と回路
を提供することでおる。
ーズコヒレント信号化機構を利用した送信機からクロッ
ク信号を抽出するためのデジタル復調方式と回路を提供
することでおる。
ヒレント信号化門構のもとて送信された信号からデータ
を回収するためのデジタル復調技術を提供することであ
る。
および他の諸口的は本発明において、送信された信号を
受信するための端子を有する時間遅延ワンショットを備
えるフェーズコヒレント復調器が提供され、前記時間遅
延はワンショットに連結された外部抵抗およびコンデン
サによって定められる構成によって達成される。ワンシ
ョットの出力端子は2分割回路の入力と連結されている
。2分割回路の出力はマルチプレクサの入力に連結され
、該マルチプレクサはまた入力として送信前クロック基
準信号も受ける。マルチプレクサの出力は抽出されるク
ロック、2倍クロックおよび4倍クロック出力端子を有
するフェーズロックループ回路に連結される。
入力端子にも連結され、その出力端子は第2インバータ
の入力端子に連結されている。第2インバータの出力端
子および送信信号を受けるための端子は排他的ORゲー
トの入力端子に連結されている。2倍クロック端子は第
1Dフリツプフロツプのデータ端子に連結されている。
れ、その出力端子は第1Dフリツプフロツプのクロック
端子に連結されている。第1Dフリツプフロツプの反転
された出力は第2Dフリツプフロツプのクリヤ端子およ
び第3Dフリツプフロツプのクロック端子に連結されて
いる。排他的ORゲートの出力端子は第2Dフリツプフ
ロツプのクロック端子に連結され、そのデータ端子は論
理“1″に連結されている。第2Dフリツプフロツプの
反転された出力は第3Dフリツプフロツプのデータ端子
に連結され、このDフリップフロップは出力端子を有す
る。
する。
J#がビット時間あたりの全1サイクルにより表わされ
また“′O′′がビット時間あたりの2サイクルにより
表わされる信号化機構を用いて変調される。この機構は
、ゼロ交叉点がそれぞれのビット時間の始めと終りにお
いて同相であるのでフ工−ズコヒレントと称される。
対の非データ記号の例を示す。非データ記号はパバイオ
レーションパであり、メツセージ区切り記号(デリミツ
タ)として用いられる。
信するための反転入力と非反転入力の双方を有するワン
ショット12を含む、本発明のクロック回収回路(cl
ock recovery circuit)が示され
ている。供給電圧源に結合するための抵抗20がワンシ
ョット12に接続されている。グランド基準電圧に結合
するためのコンデンサ22がワンショット12に接続さ
れている。ワンショット12は2分割回路14の入力に
結合され、その出力はマルチプレクサ16の入力端子に
結合されている。第2入力端子で送信クロック信号を受
け、かつ反転された無音(silence)信号を受け
るためのマルチプレクサ16はフェーズロックループ(
PLL)回路18に結合されている。フェーズロックル
ープ回路18は抽出クロック出力端子と2倍クロック出
力端子と4培クロツク出力端子とを有する。
子はデータ、クロックおよび反転出力端子を有するDフ
リップフロップ32のデータ端子に連結されている。P
LL18の4倍クロック出力は入力および出力端子を有
するインバータ38の入力に結合されている。インバー
タ38の出力はDフリップフロップ32のクロック端子
に結合されている。Dフリップフロップ32の反転出力
端子はデータ、クロック、クリヤおJ:び反転出力端子
を有するDフリップフロップ34のクリヤ端子に接続さ
れている。ワンショット12への入力端子も入力および
出力端子を有するインバータ26の入力端子に結合され
ている。インバータ26の出力端子は入力および出力端
子を有するインバータ28の入力端子に結合されている
。インバータ28の出力端子は第1および第2入力端子
および出力端子を有する排他的ORゲート30の第1入
力端子に結合されている。インバータ26の入力端子は
排他的ORゲート30の第2入力端子に結合されている
。排他的ORゲート30の出力端子はDフリップフロッ
プ34のクロック端子に結合されている。論理1411
1信号はDフリップフロップ34のデータ端子に供給さ
れる。Dフリップフロップ32の反転出力端子はデータ
、クロックおよび出力端子を有するDフリップフロップ
36のクロック端子に接続されている。Dフリップフロ
ップ34の反転出力端子はDフリップフロップ36のデ
ータ端子に結合されている。
び排他的ORゲート30の1つの入力へと供給される。
30への入力が入力信号の交叉点においてのみ異なるよ
うにわずかな遅延を生成し、従って排他的ORゲート3
0の出力は送信信号の1口交叉点を表わすパルス信号と
なる。
子に供給される間、それにより、クリヤ端子ないし窓信
号(window signal)が低状態である期間
中だけ反応が惹起される。第3図に示す窓はDフリップ
フロップ32で2倍りロック信号と反転された4倍りロ
ック信号とを組合わせることによって発生される。Dフ
リップフロップ32の反転出力は第3図に示す窓に対応
する反転信号を表わす。この反転信号はDフリップフロ
ップ34のクリヤ端子に供給されるので、排他的ORゲ
ート30から来るエツジ検出は窓明間中またはDフリッ
プフロップ32からの反転窓信号が低である場合だけク
ロックされる。所与の窓明間が終了すると、Dフリップ
フロップ32からの反転窓信号は低から高に切換ねり、
それによりDフリップフロップ36をクロックし、かつ
Dフリップフロップ36のデータ入力端子にいかなる信
号があってもそれを出力端子Qへとクロックする。
イブレータ(ワンショット)12とフェーズロックルー
プ回路18である。ワンショットは入ってくる信号から
低周波数を回収するために用いられる。ワンショットの
時間遅延はデータ速[11]間の1/2の75%に設定
される(これにより最大のエツジジッタに対処し1qる
)。高周波数成分のエツジは、時間遅延が終了する前に
生ずるので無視される。
エツジが生ずる。ワンショット回路12の出力は方形波
を得るため2分割回路14に接続され、これは次にマル
チプレクサ16を経てフェーズロックループ回路18へ
と送られる。マルチプレクサ16はフェーズロックルー
プ回路18に周波数基準を供給するために用いられ、か
つ実際に受信された有効信号があるか否かに応じて回収
クロック信号と送信機クロック信号(TXCLK)のい
ずれかを選択する。
、データ回収回路に連続的な安定クロックソースを、ま
たフェーズコヒレント変復調装置の別の部分に記号報告
を提供する。図示の通り、フェーズロックループ入力は
マルチプレクサ16を経て2つのソース間で切換えられ
る。受信された信号が有効である場合、入力は入り信号
から回収されるクロックである。受信された信号が有効
ではない場合(すなわち無音が検出される場合)、PL
L入力は変復調装置の送信数クロック(TXCLK>を
ソースとする。この送信機クロックはPLLに定常的な
ソースを提供するために利用される。PLLのデータ速
度での動作を維持することによって、PLLは新信号に
フェーズロックだけを獲1qすればよく周波数ロックは
獲得する必要がないので、入り信号にロックアツプする
時間は最小限となる。
成される特定の時間窓中にエツジを探索することによっ
てデータを回収する。各1/2ビツト時間の中心にある
時間窓は、第3図に示すように1/4ビツト時間にまた
がっている。この窓の間にエツジが検出されるときは、
1/2ビツト(物理的記号)はHTなわち高周波数1/
2ビツトである。この窓の間にエツジが検出されない場
合、1/2ビツト(物理的記号)はLすなわち低周波数
1/2ビツトである。次に1/2ビツトは組合わせられ
、“1″、OIIIまたは非データ記号のいずれかとし
てデータが提供される。従って、第4図の回路は、排他
的ORゲート3oの出力によって表わされるゼロ交叉点
がある場合はDフリップフロップ36の出力端子にて出
力低を発生し、かつこのゼロ交叉はDフリップフロップ
32により発生される窓の間に発生する。
71−ズコヒレント機構を用いた信号を復調するための
クロック抽出回路およびデータ回収回路を含むデジタル
フェーズコヒレント復調回路でおる。上記の説明は1例
を挙げて説明したのに過ぎない。添付の特許請求の範囲
にて限定した本発明の範囲から離れることなく、当業者
により形態と細部の変更が可能である。
別構のもとで送信されかつ受信される信号のデータおよ
び非データ対の双方を示す波形図、第2図は本発明の復
調回路のクロック回収部を示すブロック回路図、 第3図は送信信号からデータを抽出するためエツジ検出
が行なわれる波形部分を示す説明図、そして 第4図は本発明の変調回路のデータ回収部を示すブロッ
ク回路図である。 12:ワンショット、 16:マルチプレクサ、18二
フエーズロツクループ(PLL)回路、20:抵抗、
22:コンデンサ、 26.28:インバータ、 30:排他的ORゲート、 32.34,36:Dフリップフロップ。
Claims (1)
- 【特許請求の範囲】 1、少なくとも2つのフェーズコヒレントな周波数を有
する送信信号と共に使用するフエーズコヒレント復調器
において、 前記フエーズコヒレントな周波数の最低周波数と同一周
波数のクロック信号を発生するためのクロック回収手段
と、 前記クロック回収手段と結合され、前記少なくとも2つ
のフエーズコヒレントな周波数に対応する別個の信号を
発生するためのデータ回収手段と、を具備することを特
徴とするフェーズコヒレント復調器。 2、前記クロック回収手段は、反転および非反転入力端
子と出力端子とを有する単安定マルチバイブレータと、 入力および出力端子を有し、その入力端子は前記マルチ
バイブレータの前記出力端子と結合されている2分割回
路と、 第1および第2の入力端子と出力端子とを有し、前記第
1の入力端子は前記2分割回路の出力端子に結合され、
かつ前記第2の入力端子は送信機のクロック信号受信用
であるマルチプレクサと、入力端子とクロック、2倍ク
ロック、4倍クロック出力端子とを有し、前記入力端子
は前記マルチプレクサの前記出力端子に結合されている
フェーズロックループ回路とを有する特許請求の範囲第
1項に記載の復調器。 3、前記データ回収手段は前記クロック信号のそれぞれ
の1/2周期の中心部の間に前記クロック信号の周期の
1/4の継続期間で信号を発生するための時間窓発生手
段と、 前記送信信号のゼロ交叉点を検出するためのエッジ検出
手段と、 前記時間窓発生手段と前記エッジ検出手段とに結合され
、前記エッジが前記時間窓中に検出されると信号を発生
する組合わせ手段とを具備する特許請求の範囲第2項に
記載の復調器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US06/875,038 US4694257A (en) | 1986-06-17 | 1986-06-17 | Phase-coherent demodulation clock and data recovery |
US875038 | 1992-05-01 |
Publications (2)
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JPS632444A true JPS632444A (ja) | 1988-01-07 |
JP2572984B2 JP2572984B2 (ja) | 1997-01-16 |
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Family Applications (1)
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Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2539372B2 (ja) * | 1986-02-07 | 1996-10-02 | 株式会社日立製作所 | 位相変調信号復調方式 |
EP0627829B1 (en) * | 1993-05-19 | 2001-09-05 | Koninklijke Philips Electronics N.V. | Bit clock recovery for CPFSK signals |
DE69428153T2 (de) * | 1993-05-19 | 2002-06-06 | Koninklijke Philips Electronics N.V., Eindhoven | Bittaktrückgewinnung für CPFSK-Signale |
US5703525A (en) * | 1996-10-09 | 1997-12-30 | Texas Instruments Incorporated | Low cost system for FSK demodulation |
US6882195B2 (en) * | 2002-07-12 | 2005-04-19 | Ics Technologies, Inc. | Signal timing adjustment circuit with external resistor |
FR3085568B1 (fr) * | 2018-08-31 | 2020-08-07 | Zodiac Data Systems | Procede de datation de signaux de telemesure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5975743A (ja) * | 1982-10-25 | 1984-04-28 | Fujitsu Ltd | クロツク再生回路 |
JPS59101951A (ja) * | 1982-12-02 | 1984-06-12 | Fujitsu Ltd | 直交同期検波方式 |
JPS60139047A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | Msk復調回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2094108A (en) * | 1981-01-30 | 1982-09-08 | Eltra Corp | Method and apparatus for synchronizing a station connected in a data line |
US4592072B1 (en) * | 1982-05-07 | 1994-02-15 | Digital Equipment Corporation | Decoder for self-clocking serial data communications |
US4628271A (en) * | 1983-11-02 | 1986-12-09 | Canon Kabushiki Kaisha | Differential phase shift keying demodulator |
-
1986
- 1986-06-17 US US06/875,038 patent/US4694257A/en not_active Expired - Lifetime
-
1987
- 1987-05-13 GB GB8711301A patent/GB2191915B/en not_active Expired - Lifetime
- 1987-05-20 JP JP62121445A patent/JP2572984B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-13 SG SG721/92A patent/SG72192G/en unknown
- 1992-10-15 HK HK798/92A patent/HK79892A/xx not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5975743A (ja) * | 1982-10-25 | 1984-04-28 | Fujitsu Ltd | クロツク再生回路 |
JPS59101951A (ja) * | 1982-12-02 | 1984-06-12 | Fujitsu Ltd | 直交同期検波方式 |
JPS60139047A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | Msk復調回路 |
Also Published As
Publication number | Publication date |
---|---|
HK79892A (en) | 1992-10-23 |
JP2572984B2 (ja) | 1997-01-16 |
SG72192G (en) | 1992-10-02 |
GB2191915A (en) | 1987-12-23 |
US4694257A (en) | 1987-09-15 |
GB2191915B (en) | 1990-05-30 |
GB8711301D0 (en) | 1987-06-17 |
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