JPS632444A - フェ−ズコヒレント復調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、−般に局部地域回線網（ｌｏｃａｌ　ａｒｅ
ａｎｅｔｗｏｒｋｓ）に関するＩＥＥＥ　（国際電気標
準会議）８０２．４項のトークン母線仕様に規定の新規
データ通信門構に関する。詳しくは、本発明は、上記の
通信門構のもとで伝送される信号を復調して、それと関
連するクロック信号と、前記信号に含まれるデータの双
方を１ｑるための回路と方法に関する。

（従来の技術） データ通信に使用される従来型の復調技術おＪ：び回路
として、エーテルネット（Ｅｔｈｅｒｎｅｔ、　　Ｉ　
ＥＥＥ８０２．３項〉通信門構で用いられるものがある
。

（発明が解決しようとする問題点） しかしながら、これらはＩＥＥＥ８０２．４項に規定の
新データ通信供構に用いるには適切ではない。従来型の
復調方式はこの新しい通信は溝用に設計されているもの
はほとんどなく、復調を達成するため当該の信号の振幅
をサンプリングする何らかの形態を含むものである。ビ
ット時間中に単一または多重のデータサンプルをデジタ
ル式に抽出して実施される方式でも、サンプリング中に
生ずるノイズの存在により誤差が生ずることがある。

従って本発明の目的は、ＩＥＥＥ８０２．４項に規定の
フェーズコヒレント信号化機構で用いる復調方式と回路
を提供することでおる。

本発明のざらなる目的は、ＩＥＥＥ８０２．４項のフェ
ーズコヒレント信号化機構を利用した送信機からクロッ
ク信号を抽出するためのデジタル復調方式と回路を提供
することでおる。

本発明のざらに別の目的は、ＩＥＥＥ８０２゜４項のコ
ヒレント信号化門構のもとて送信された信号からデータ
を回収するためのデジタル復調技術を提供することであ
る。

（問題点を解決するための手段および作用〉上記の目的
および他の諸口的は本発明において、送信された信号を
受信するための端子を有する時間遅延ワンショットを備
えるフェーズコヒレント復調器が提供され、前記時間遅
延はワンショットに連結された外部抵抗およびコンデン
サによって定められる構成によって達成される。ワンシ
ョットの出力端子は２分割回路の入力と連結されている
。２分割回路の出力はマルチプレクサの入力に連結され
、該マルチプレクサはまた入力として送信前クロック基
準信号も受ける。マルチプレクサの出力は抽出されるク
ロック、２倍クロックおよび４倍クロック出力端子を有
するフェーズロックループ回路に連結される。

送信信号を受けるための端子はざらに第１インバータの
入力端子にも連結され、その出力端子は第２インバータ
の入力端子に連結されている。第２インバータの出力端
子および送信信号を受けるための端子は排他的ＯＲゲー
トの入力端子に連結されている。２倍クロック端子は第
１Ｄフリツプフロツプのデータ端子に連結されている。

４倍クロック端子は第３インバータの入力端子に連結さ
れ、その出力端子は第１Ｄフリツプフロツプのクロック
端子に連結されている。第１Ｄフリツプフロツプの反転
された出力は第２Ｄフリツプフロツプのクリヤ端子およ
び第３Ｄフリツプフロツプのクロック端子に連結されて
いる。排他的ＯＲゲートの出力端子は第２Ｄフリツプフ
ロツプのクロック端子に連結され、そのデータ端子は論
理“１″に連結されている。第２Ｄフリツプフロツプの
反転された出力は第３Ｄフリツプフロツプのデータ端子
に連結され、このＤフリップフロップは出力端子を有す
る。

（実施例） 次に本発明の実施例を添付図面を参照しつつ詳細に説明
する。

フェーズコヒレント変調によってデータは、ｉ＜　１　
Ｊ＃がビット時間あたりの全１サイクルにより表わされ
また“′Ｏ′′がビット時間あたりの２サイクルにより
表わされる信号化機構を用いて変調される。この機構は
、ゼロ交叉点がそれぞれのビット時間の始めと終りにお
いて同相であるのでフ工−ズコヒレントと称される。

第１図は１゛′およびＯ１１に関する変調信号の例と１
対の非データ記号の例を示す。非データ記号はパバイオ
レーションパであり、メツセージ区切り記号（デリミツ
タ）として用いられる。

第２図を参照すると、フェーズコヒレント変調信号を受
信するための反転入力と非反転入力の双方を有するワン
ショット１２を含む、本発明のクロック回収回路（ｃｌ
ｏｃｋ　ｒｅｃｏｖｅｒｙ　ｃｉｒｃｕｉｔ）が示され
ている。供給電圧源に結合するための抵抗２０がワンシ
ョット１２に接続されている。グランド基準電圧に結合
するためのコンデンサ２２がワンショット１２に接続さ
れている。ワンショット１２は２分割回路１４の入力に
結合され、その出力はマルチプレクサ１６の入力端子に
結合されている。第２入力端子で送信クロック信号を受
け、かつ反転された無音（ｓｉｌｅｎｃｅ）信号を受け
るためのマルチプレクサ１６はフェーズロックループ（
ＰＬＬ）回路１８に結合されている。フェーズロックル
ープ回路１８は抽出クロック出力端子と２倍クロック出
力端子と４培クロツク出力端子とを有する。

第４図に示すように、ＰＬＬ１８の２倍クロック出力端
子はデータ、クロックおよび反転出力端子を有するＤフ
リップフロップ３２のデータ端子に連結されている。Ｐ
ＬＬ１８の４倍クロック出力は入力および出力端子を有
するインバータ３８の入力に結合されている。インバー
タ３８の出力はＤフリップフロップ３２のクロック端子
に結合されている。Ｄフリップフロップ３２の反転出力
端子はデータ、クロック、クリヤおＪ：び反転出力端子
を有するＤフリップフロップ３４のクリヤ端子に接続さ
れている。ワンショット１２への入力端子も入力および
出力端子を有するインバータ２６の入力端子に結合され
ている。インバータ２６の出力端子は入力および出力端
子を有するインバータ２８の入力端子に結合されている
。インバータ２８の出力端子は第１および第２入力端子
および出力端子を有する排他的ＯＲゲート３０の第１入
力端子に結合されている。インバータ２６の入力端子は
排他的ＯＲゲート３０の第２入力端子に結合されている
。排他的ＯＲゲート３０の出力端子はＤフリップフロッ
プ３４のクロック端子に結合されている。論理１４１１
１信号はＤフリップフロップ３４のデータ端子に供給さ
れる。Ｄフリップフロップ３２の反転出力端子はデータ
、クロックおよび出力端子を有するＤフリップフロップ
３６のクロック端子に接続されている。Ｄフリップフロ
ップ３４の反転出力端子はＤフリップフロップ３６のデ
ータ端子に結合されている。

動作の際、受信された信号はインバータ２６の入力およ
び排他的ＯＲゲート３０の１つの入力へと供給される。

インバータ２６と２８の組合わせが、排他的ＯＲゲート
３０への入力が入力信号の交叉点においてのみ異なるよ
うにわずかな遅延を生成し、従って排他的ＯＲゲート３
０の出力は送信信号の１口交叉点を表わすパルス信号と
なる。

このパルス信号がＤフリップフロップ３４のクロック端
子に供給される間、それにより、クリヤ端子ないし窓信
号（ｗｉｎｄｏｗ　ｓｉｇｎａｌ）が低状態である期間
中だけ反応が惹起される。第３図に示す窓はＤフリップ
フロップ３２で２倍りロック信号と反転された４倍りロ
ック信号とを組合わせることによって発生される。Ｄフ
リップフロップ３２の反転出力は第３図に示す窓に対応
する反転信号を表わす。この反転信号はＤフリップフロ
ップ３４のクリヤ端子に供給されるので、排他的ＯＲゲ
ート３０から来るエツジ検出は窓明間中またはＤフリッ
プフロップ３２からの反転窓信号が低である場合だけク
ロックされる。所与の窓明間が終了すると、Ｄフリップ
フロップ３２からの反転窓信号は低から高に切換ねり、
それによりＤフリップフロップ３６をクロックし、かつ
Ｄフリップフロップ３６のデータ入力端子にいかなる信
号があってもそれを出力端子Ｑへとクロックする。

クロック回収回路の２つの主要な要素は単安定マルチバ
イブレータ（ワンショット）１２とフェーズロックルー
プ回路１８である。ワンショットは入ってくる信号から
低周波数を回収するために用いられる。ワンショットの
時間遅延はデータ速［１１］間の１／２の７５％に設定
される（これにより最大のエツジジッタに対処し１ｑる
）。高周波数成分のエツジは、時間遅延が終了する前に
生ずるので無視される。

各１／２ビツト時間ごとに低周波数成分に対応する別の
エツジが生ずる。ワンショット回路１２の出力は方形波
を得るため２分割回路１４に接続され、これは次にマル
チプレクサ１６を経てフェーズロックループ回路１８へ
と送られる。マルチプレクサ１６はフェーズロックルー
プ回路１８に周波数基準を供給するために用いられ、か
つ実際に受信された有効信号があるか否かに応じて回収
クロック信号と送信機クロック信号（ＴＸＣＬＫ）のい
ずれかを選択する。

フェーズロックループ１８はデータ速度の４倍で動作し
、データ回収回路に連続的な安定クロックソースを、ま
たフェーズコヒレント変復調装置の別の部分に記号報告
を提供する。図示の通り、フェーズロックループ入力は
マルチプレクサ１６を経て２つのソース間で切換えられ
る。受信された信号が有効である場合、入力は入り信号
から回収されるクロックである。受信された信号が有効
ではない場合（すなわち無音が検出される場合）、ＰＬ
Ｌ入力は変復調装置の送信数クロック（ＴＸＣＬＫ＞を
ソースとする。この送信機クロックはＰＬＬに定常的な
ソースを提供するために利用される。ＰＬＬのデータ速
度での動作を維持することによって、ＰＬＬは新信号に
フェーズロックだけを獲１ｑすればよく周波数ロックは
獲得する必要がないので、入り信号にロックアツプする
時間は最小限となる。

データ回収回路は、抽出されたクロック信号を用いて生
成される特定の時間窓中にエツジを探索することによっ
てデータを回収する。各１／２ビツト時間の中心にある
時間窓は、第３図に示すように１／４ビツト時間にまた
がっている。この窓の間にエツジが検出されるときは、
１／２ビツト（物理的記号）はＨＴなわち高周波数１／
２ビツトである。この窓の間にエツジが検出されない場
合、１／２ビツト（物理的記号）はＬすなわち低周波数
１／２ビツトである。次に１／２ビツトは組合わせられ
、“１″、ＯＩＩＩまたは非データ記号のいずれかとし
てデータが提供される。従って、第４図の回路は、排他
的ＯＲゲート３ｏの出力によって表わされるゼロ交叉点
がある場合はＤフリップフロップ３６の出力端子にて出
力低を発生し、かつこのゼロ交叉はＤフリップフロップ
３２により発生される窓の間に発生する。

従って、ここに提示されたのはＩＥＥＥ８０２゜４項の
７１−ズコヒレント機構を用いた信号を復調するための
クロック抽出回路およびデータ回収回路を含むデジタル
フェーズコヒレント復調回路でおる。上記の説明は１例
を挙げて説明したのに過ぎない。添付の特許請求の範囲
にて限定した本発明の範囲から離れることなく、当業者
により形態と細部の変更が可能である。

【図面の簡単な説明】

第１図はＩＥＥＥ８０２．４項フェーズコヒレント変調
別構のもとで送信されかつ受信される信号のデータおよ
び非データ対の双方を示す波形図、第２図は本発明の復
調回路のクロック回収部を示すブロック回路図、 第３図は送信信号からデータを抽出するためエツジ検出
が行なわれる波形部分を示す説明図、そして 第４図は本発明の変調回路のデータ回収部を示すブロッ
ク回路図である。 １２：ワンショット、　１６：マルチプレクサ、１８二
フエーズロツクループ（ＰＬＬ）回路、２０：抵抗、　
２２：コンデンサ、 ２６．２８：インバータ、 ３０：排他的ＯＲゲート、 ３２．３４，３６：Ｄフリップフロップ。

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのフェーズコヒレントな周波数を有
   する送信信号と共に使用するフエーズコヒレント復調器
   において、 前記フエーズコヒレントな周波数の最低周波数と同一周
   波数のクロック信号を発生するためのクロック回収手段
   と、 前記クロック回収手段と結合され、前記少なくとも２つ
   のフエーズコヒレントな周波数に対応する別個の信号を
   発生するためのデータ回収手段と、を具備することを特
   徴とするフェーズコヒレント復調器。 ２、前記クロック回収手段は、反転および非反転入力端
   子と出力端子とを有する単安定マルチバイブレータと、 入力および出力端子を有し、その入力端子は前記マルチ
   バイブレータの前記出力端子と結合されている２分割回
   路と、 第１および第２の入力端子と出力端子とを有し、前記第
   １の入力端子は前記２分割回路の出力端子に結合され、
   かつ前記第２の入力端子は送信機のクロック信号受信用
   であるマルチプレクサと、入力端子とクロック、２倍ク
   ロック、４倍クロック出力端子とを有し、前記入力端子
   は前記マルチプレクサの前記出力端子に結合されている
   フェーズロックループ回路とを有する特許請求の範囲第
   １項に記載の復調器。 ３、前記データ回収手段は前記クロック信号のそれぞれ
   の１／２周期の中心部の間に前記クロック信号の周期の
   １／４の継続期間で信号を発生するための時間窓発生手
   段と、 前記送信信号のゼロ交叉点を検出するためのエッジ検出
   手段と、 前記時間窓発生手段と前記エッジ検出手段とに結合され
   、前記エッジが前記時間窓中に検出されると信号を発生
   する組合わせ手段とを具備する特許請求の範囲第２項に
   記載の復調器。