JPS6212241A - デイジタル伝送方式 - Google Patents
デイジタル伝送方式Info
- Publication number
- JPS6212241A JPS6212241A JP60152026A JP15202685A JPS6212241A JP S6212241 A JPS6212241 A JP S6212241A JP 60152026 A JP60152026 A JP 60152026A JP 15202685 A JP15202685 A JP 15202685A JP S6212241 A JPS6212241 A JP S6212241A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- output
- clock signal
- Prior art date
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- Granted
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル伝送方式に関し、特に一系列の２値
直列ディジタル信号を複数の並列なディジタル信号列に
列変換し、速度変換を行り几のち多値信号（多値ベース
バンド信号ま九は多値変調信号）として伝送する従属同
期形のディジタル伝送方式に関する。
直列ディジタル信号を複数の並列なディジタル信号列に
列変換し、速度変換を行り几のち多値信号（多値ベース
バンド信号ま九は多値変調信号）として伝送する従属同
期形のディジタル伝送方式に関する。
ディジタル通信の発達によυ、伝送路の周波数利用効率
を改善するために１６値直交振幅変調（１６ＱＡＭ）
のような高能率多値変調方式が広く用いられるようＫな
ってきた。このような高能率ディジタル伝送方式では、
入力が一系列の直列ディジタル信号である場合には、こ
れを例えば４列の並列なディジタル信号列に列変換し、
速度変換を行って伝送区間監視用の付加パルス（フレー
ム同期パルス、パリティチェックパルス、打合わせ回線
用パルスなど）ｆｔ付加したのち、これらの速度変換さ
れた４列のディジタル信号列で一つの搬送波を直交振幅
変調して送信される。この列変換および変調処理を行う
ためには、まず、直列ディジタル信号からクロック信号
ｆｃを抽出し、このクロック信号ｆ、ｔ−４分周して列
変換されたディジタル信号列の基準クロック信号ｆ、を
発生し。
を改善するために１６値直交振幅変調（１６ＱＡＭ）
のような高能率多値変調方式が広く用いられるようＫな
ってきた。このような高能率ディジタル伝送方式では、
入力が一系列の直列ディジタル信号である場合には、こ
れを例えば４列の並列なディジタル信号列に列変換し、
速度変換を行って伝送区間監視用の付加パルス（フレー
ム同期パルス、パリティチェックパルス、打合わせ回線
用パルスなど）ｆｔ付加したのち、これらの速度変換さ
れた４列のディジタル信号列で一つの搬送波を直交振幅
変調して送信される。この列変換および変調処理を行う
ためには、まず、直列ディジタル信号からクロック信号
ｆｃを抽出し、このクロック信号ｆ、ｔ−４分周して列
変換されたディジタル信号列の基準クロック信号ｆ、を
発生し。
この基準クロック信号ｆ、ｔ−用いて電圧制御発振器（
ｖｃｏ）ｔ−備えた位相同期ループ回路（ＰＬＬ回路）
を制御し、速度変換された伝送区間のクロック信号ｆｒ
ｔ−発生するように構成されている。
ｖｃｏ）ｔ−備えた位相同期ループ回路（ＰＬＬ回路）
を制御し、速度変換された伝送区間のクロック信号ｆｒ
ｔ−発生するように構成されている。
入力の直列ディジタル信号からクロック信号ｆ６を発生
するタイミング抽出手段としては、従来は直列ディジタ
ル信号に含まれているりａツク信号周波数成分を同調回
路を用いて抽出する方法が使用されている。
するタイミング抽出手段としては、従来は直列ディジタ
ル信号に含まれているりａツク信号周波数成分を同調回
路を用いて抽出する方法が使用されている。
しかしながら、上述した同調回路による従来の°タイミ
ング抽出手段では、入力の直列ディジタル信号に瞬断が
生じるとクロック信号ｆ、も抽出できなくなるため、基
準クロック信号ｆ、ｔ−発生するための分周回路の入力
が中断される。分周回路には１常力ウンタ式の回路が用
いられ、入力が中断されたのち再度加えられたときの出
力の位相には初期条件によって不確定性があり、瞬断が
回復したとき出力位相に急変（４分周の場合は９０度の
倍数）が発生することがある。速度変換後のクロック信
号ｆｒｉ発生するＰＬＬ回路の過渡応答時間は、高能率
伝送区間の受信復調側におけるクロック再生回路の応答
時間との関係から余シ短くすることができないので、一
般にこの急変に追随することができない。従って、過渡
応答が完了するまでの間ＰＬＬ回路の基準信号（ｆ、）
と出力（ｆｒ）の位相関係は時間的に変化する。すなわ
ち、列変換されたディジタル信号を速度変換の之めＫわ
ずかに高い周波数のクロック信号ｆ、でサンプリングす
るタイミングが正常状態でなく変動する。
ング抽出手段では、入力の直列ディジタル信号に瞬断が
生じるとクロック信号ｆ、も抽出できなくなるため、基
準クロック信号ｆ、ｔ−発生するための分周回路の入力
が中断される。分周回路には１常力ウンタ式の回路が用
いられ、入力が中断されたのち再度加えられたときの出
力の位相には初期条件によって不確定性があり、瞬断が
回復したとき出力位相に急変（４分周の場合は９０度の
倍数）が発生することがある。速度変換後のクロック信
号ｆｒｉ発生するＰＬＬ回路の過渡応答時間は、高能率
伝送区間の受信復調側におけるクロック再生回路の応答
時間との関係から余シ短くすることができないので、一
般にこの急変に追随することができない。従って、過渡
応答が完了するまでの間ＰＬＬ回路の基準信号（ｆ、）
と出力（ｆｒ）の位相関係は時間的に変化する。すなわ
ち、列変換されたディジタル信号を速度変換の之めＫわ
ずかに高い周波数のクロック信号ｆ、でサンプリングす
るタイミングが正常状態でなく変動する。
この九め付加ビット挿入によりデータビットが欠落した
プ、同一データが連続して読み出され几シしてデータを
読み誤ることとなる。送信側における上述したＰＬＬ回
路の過渡応答時間は１位相変化が１８０度のときに最大
で数ｍ５ｅｃから数十ｍ ｓ ｅ ｃあり、入力の直列
ディジタル信号の瞬断時間が九とえ数百ｎ５ｅｃと短く
ても、この間ビット誤プが多く回線障害となる欠点があ
る。本発明の目的は。
プ、同一データが連続して読み出され几シしてデータを
読み誤ることとなる。送信側における上述したＰＬＬ回
路の過渡応答時間は１位相変化が１８０度のときに最大
で数ｍ５ｅｃから数十ｍ ｓ ｅ ｃあり、入力の直列
ディジタル信号の瞬断時間が九とえ数百ｎ５ｅｃと短く
ても、この間ビット誤プが多く回線障害となる欠点があ
る。本発明の目的は。
上述の欠点を除去し、入力信号の瞬断による回線障害時
間を入力の瞬断時間のみとすることのできるディジタル
伝送方式を提供することである。
間を入力の瞬断時間のみとすることのできるディジタル
伝送方式を提供することである。
本発明のディジタル伝送方式は、一系列の２値直列ディ
ジタル信号を複数の並列なディジタル信号列に列変換し
、速度変換を行ったのち多値信号として伝送する従属同
期形のディジタル伝送方式において、前記直列ディジタ
ル信号のクロック信号を再生するタイミング抽出手段が
ｖｃｏ ｔ−備えたＰＬＬ回路を含み、前記直列ディジ
タル信号に瞬断があっても前記タイミング抽出手段の出
力が連続して送出されるように構成されている。
ジタル信号を複数の並列なディジタル信号列に列変換し
、速度変換を行ったのち多値信号として伝送する従属同
期形のディジタル伝送方式において、前記直列ディジタ
ル信号のクロック信号を再生するタイミング抽出手段が
ｖｃｏ ｔ−備えたＰＬＬ回路を含み、前記直列ディジ
タル信号に瞬断があっても前記タイミング抽出手段の出
力が連続して送出されるように構成されている。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例のブロック図で、バイポーラ
符号（ＡＭＩ符号）で伝送される一系列の直列ディジタ
ル信号ｔ１６ＱＡＭディジタル無線伝送方式に接続する
場合を示している。第１図において、入力信号１００は
符号変換部１でユニポーラ符号に変換され、列変換部２
で４列の並列なディジタル信号１０１に列変換されたの
ち、信号処理部３で速度変換およびスクランブル処理が
行われ、直交変調部４で搬送波１に１６ＱＡＭ変調し、
変調された搬送波は無線周波数に変換されて送信装置５
から送信される。一方、入力信号１００は分岐されてク
ロック抽出回路（同調回路で構成される）６に加えられ
、ここで抽出されたクロック信号１０２（ｆ 、 ）
テＰＬＬ 回路？ ｃＤ ＶＣ：Ｏ’に位相制御シ、
ＰＬＬ回路７の出力１０３（ｆ、）が列変換部２に送ら
れるように構成されている。列変換部２は分周回路を含
み、クロック信号人力１０３を４分周して基準クロック
信号ｆ＠を発生し、これを用いて直列信号をサンプリン
グし並列なディジタル信号列１０１に変換する。４分周
された基準クロック信号１０４（ｆ、）は１列変換され
た並列なディジタル信号列１０１と共に信号処理部３に
送られ、ここで速度変換後の無線区間用のクロック信号
１０５（ｆ、）を発生するためのＰＬＬ回路の基準入力
信号となる。
符号（ＡＭＩ符号）で伝送される一系列の直列ディジタ
ル信号ｔ１６ＱＡＭディジタル無線伝送方式に接続する
場合を示している。第１図において、入力信号１００は
符号変換部１でユニポーラ符号に変換され、列変換部２
で４列の並列なディジタル信号１０１に列変換されたの
ち、信号処理部３で速度変換およびスクランブル処理が
行われ、直交変調部４で搬送波１に１６ＱＡＭ変調し、
変調された搬送波は無線周波数に変換されて送信装置５
から送信される。一方、入力信号１００は分岐されてク
ロック抽出回路（同調回路で構成される）６に加えられ
、ここで抽出されたクロック信号１０２（ｆ 、 ）
テＰＬＬ 回路？ ｃＤ ＶＣ：Ｏ’に位相制御シ、
ＰＬＬ回路７の出力１０３（ｆ、）が列変換部２に送ら
れるように構成されている。列変換部２は分周回路を含
み、クロック信号人力１０３を４分周して基準クロック
信号ｆ＠を発生し、これを用いて直列信号をサンプリン
グし並列なディジタル信号列１０１に変換する。４分周
された基準クロック信号１０４（ｆ、）は１列変換され
た並列なディジタル信号列１０１と共に信号処理部３に
送られ、ここで速度変換後の無線区間用のクロック信号
１０５（ｆ、）を発生するためのＰＬＬ回路の基準入力
信号となる。
上述の構成において、クロック抽出回路６は入力信号に
含まれているクロック信号周波数成分を同調回路等によ
って抽出する従来の回路であり、入力信号がなぐ゛なる
と出力も断となる。又、 ＰＬＬ回路７はｖＣＯと位相
比較器とループフィルタとから成る通常のＰＬＬ回路で
あって、ＰＬＬ回路７の出力１０３はクロック抽出回路
６で抽出されたクロック信号１０２と同一位相となるよ
うに制御されて−る。この構成によれば、入力信号１０
０に瞬断があってクロック抽出回路６の出力１０２に瞬
断が生じても１列変換部２のクロック信号入力１０３に
は瞬断が発生せず連続し比信号が供給される。従って１
列変換部２０分周回路の出力である基準クロック信号１
０４に位相の急激な変動を発生すること・がなく、信号
処理部３におｈて符号誤りを発生することもない。
含まれているクロック信号周波数成分を同調回路等によ
って抽出する従来の回路であり、入力信号がなぐ゛なる
と出力も断となる。又、 ＰＬＬ回路７はｖＣＯと位相
比較器とループフィルタとから成る通常のＰＬＬ回路で
あって、ＰＬＬ回路７の出力１０３はクロック抽出回路
６で抽出されたクロック信号１０２と同一位相となるよ
うに制御されて−る。この構成によれば、入力信号１０
０に瞬断があってクロック抽出回路６の出力１０２に瞬
断が生じても１列変換部２のクロック信号入力１０３に
は瞬断が発生せず連続し比信号が供給される。従って１
列変換部２０分周回路の出力である基準クロック信号１
０４に位相の急激な変動を発生すること・がなく、信号
処理部３におｈて符号誤りを発生することもない。
これに対して従来の方式は第１図の構成からＰＬＬ回路
７を除いたものであり、クロック抽出回路６の出力１０
２が直接列変換部２のクロック信号として入力されるよ
うに構成されて−る。このため、入力信号１００に瞬断
があると列変換部２のクロック信号入力も断となり、前
述したように瞬断が回復して再びクロック信号入力が加
えられたとき、瞬断の条件によって分周回路の出力位相
が不確定となシ基準クロック信号１０４に９０度の倍数
の位相の急変が発生する。信号処理部３に設けられてい
る速度変換後の無線区間のクロック信号１０５（ｆ、
）ｆ：発生するためのＰＬＬ回路はこの変化に追随でき
ず、速度変換のためのサンプリングのタイミング関係が
正常でなくなｊｉ）、ＰＬＬ回路の過渡応答が終了する
までの間符号誤シヲ発生する結果となる。
７を除いたものであり、クロック抽出回路６の出力１０
２が直接列変換部２のクロック信号として入力されるよ
うに構成されて−る。このため、入力信号１００に瞬断
があると列変換部２のクロック信号入力も断となり、前
述したように瞬断が回復して再びクロック信号入力が加
えられたとき、瞬断の条件によって分周回路の出力位相
が不確定となシ基準クロック信号１０４に９０度の倍数
の位相の急変が発生する。信号処理部３に設けられてい
る速度変換後の無線区間のクロック信号１０５（ｆ、
）ｆ：発生するためのＰＬＬ回路はこの変化に追随でき
ず、速度変換のためのサンプリングのタイミング関係が
正常でなくなｊｉ）、ＰＬＬ回路の過渡応答が終了する
までの間符号誤シヲ発生する結果となる。
第２図は本発明の他の実施例のブロック図で、ＣＭＩ
（ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ ）符号
化された一系列の直列ディジタル信号１０６ ｔ”１６
ＱＡＭディジタル無線伝送方式に接続する場合のタイミ
ング抽出手段の構成を示している。第２図において、符
号変換部８は入力のＣＭＩ符号をユニポーラ符号に変換
する符号変換部であプ、ここで変換されたユニポーラ符
号１０７は列変換部２に送られて４列の並列なディジタ
ル信号列１０１に変換され、以後第１図の場合と同様に
処理される。列変換部２に入力されるクロック信号入力
１０８ （ｆ ｅ） ｔ−再生するタイミング抽出手段
は、フリップフロップ（ＦＰ）９．低域７４ルタ（ＬＰ
Ｆ）１０．ＶＣＯｌｌ、遅延線路（ＤＬ）１２から成る
位相同期ループ回路で構成されていて、入力信号１０６
に瞬断が生じても列変換部２のクロック信号入力１０８
は連続して出力されるように構成されておシ、第１図の
実施例と同様に回線障害は入力信号１０６の瞬断時間と
同程度に限定することができる。
（ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ ）符号
化された一系列の直列ディジタル信号１０６ ｔ”１６
ＱＡＭディジタル無線伝送方式に接続する場合のタイミ
ング抽出手段の構成を示している。第２図において、符
号変換部８は入力のＣＭＩ符号をユニポーラ符号に変換
する符号変換部であプ、ここで変換されたユニポーラ符
号１０７は列変換部２に送られて４列の並列なディジタ
ル信号列１０１に変換され、以後第１図の場合と同様に
処理される。列変換部２に入力されるクロック信号入力
１０８ （ｆ ｅ） ｔ−再生するタイミング抽出手段
は、フリップフロップ（ＦＰ）９．低域７４ルタ（ＬＰ
Ｆ）１０．ＶＣＯｌｌ、遅延線路（ＤＬ）１２から成る
位相同期ループ回路で構成されていて、入力信号１０６
に瞬断が生じても列変換部２のクロック信号入力１０８
は連続して出力されるように構成されておシ、第１図の
実施例と同様に回線障害は入力信号１０６の瞬断時間と
同程度に限定することができる。
以下に第２図に示すタイミング抽出手段の動作を第３図
のＣＭＩ符号の波形図を参照して説明する。
のＣＭＩ符号の波形図を参照して説明する。
ＣＭＩ符号は情報ビットの”０”′ｆｒ、２倍のビット
レートの二つの符号″０．１＃に対応させ、情報ビット
“１＃を＠１．１”又は°”ｏ、ｏ”のいずれかに対応
させて交互に送出するように構成され友２値のＮＲＺ
（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ ）符号であ
る。第３図に示すように、ＣＭＩ符号化された信号では
情報ビットのタイムスロットＴの中間点ｔＣにおける符
号の変化は、必ず立上１０→１）であって立下り（１−
＋０ ）は発生しない。従って、第２図に示されている
ようＫＦＦ９のタイミング端子ＣにＶＣＯｌｌの出力ｔ
−ＤＬ１２を介して供給したとき、ＤＬ１２の出力の位
相（出力が負から正に変わる時間）がタイムスロットＴ
の中間点ｔ６よプも進んでいてサンプリング時点が第３
図のｔｉとなると、情報ビットの＠０”に対するＦＦ９
の出力は′ｌ”となり、逆にｔｃよりも遅れていてサン
プリングの時点がｔ２となるとＦＦ９の出力は′０″と
なる。従って、ＦＦ９のＱ出力をＬＰＦＩＯを介してＶ
ＣＯｌ １に加え、Ｆ’Ｆ９のＱ出力が′１”のとき（
ＬＰＦ １０の出力が大となっ几とき）はＶＣｏｌｌの
周波数を低くする（位相を遅らせる）ように ｍ ｏ″
′のとき（ＬＰＦｌｏの出力が小さくなったとき）はＶ
ＣＯＩＩの周波数を高くする（位相を進める）ように制
御すれば、ＦＦ９のＱ出力の１１＃と１０Ｐ′との割合
が同じとなるように、すなわちサンプリング時点がｔｅ
となるようにｖＣｏｌｌの出力の位相が制御され、クロ
ック信号の抽出が行われる。なお、ＤＬ１２は符号変換
部８におｂてＣＭＩ符号を復号する際に、ｉｅよりもＴ
／４進んだ位相および遅れた位相のサンプリング信号を
遅延回路にｉυ容易に発生できるように挿入され念もの
であり、必ずしも必要とするものではない。
レートの二つの符号″０．１＃に対応させ、情報ビット
“１＃を＠１．１”又は°”ｏ、ｏ”のいずれかに対応
させて交互に送出するように構成され友２値のＮＲＺ
（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ ）符号であ
る。第３図に示すように、ＣＭＩ符号化された信号では
情報ビットのタイムスロットＴの中間点ｔＣにおける符
号の変化は、必ず立上１０→１）であって立下り（１−
＋０ ）は発生しない。従って、第２図に示されている
ようＫＦＦ９のタイミング端子ＣにＶＣＯｌｌの出力ｔ
−ＤＬ１２を介して供給したとき、ＤＬ１２の出力の位
相（出力が負から正に変わる時間）がタイムスロットＴ
の中間点ｔ６よプも進んでいてサンプリング時点が第３
図のｔｉとなると、情報ビットの＠０”に対するＦＦ９
の出力は′ｌ”となり、逆にｔｃよりも遅れていてサン
プリングの時点がｔ２となるとＦＦ９の出力は′０″と
なる。従って、ＦＦ９のＱ出力をＬＰＦＩＯを介してＶ
ＣＯｌ １に加え、Ｆ’Ｆ９のＱ出力が′１”のとき（
ＬＰＦ １０の出力が大となっ几とき）はＶＣｏｌｌの
周波数を低くする（位相を遅らせる）ように ｍ ｏ″
′のとき（ＬＰＦｌｏの出力が小さくなったとき）はＶ
ＣＯＩＩの周波数を高くする（位相を進める）ように制
御すれば、ＦＦ９のＱ出力の１１＃と１０Ｐ′との割合
が同じとなるように、すなわちサンプリング時点がｔｅ
となるようにｖＣｏｌｌの出力の位相が制御され、クロ
ック信号の抽出が行われる。なお、ＤＬ１２は符号変換
部８におｂてＣＭＩ符号を復号する際に、ｉｅよりもＴ
／４進んだ位相および遅れた位相のサンプリング信号を
遅延回路にｉυ容易に発生できるように挿入され念もの
であり、必ずしも必要とするものではない。
上述した第２図の実施例では、タイミング抽出手段にＦ
Ｆ９によシ入力信号１０６とＶＣＯＩＩの出力とを直接
比較する回路を用いているが、ＣＭＩ符号に含まれるク
ロック周波数成分を同調回路で抽出する通常のクロック
抽出回路を用い、第１図と同様のＰＬＬ回路を設けても
同様の効果が得られる。
Ｆ９によシ入力信号１０６とＶＣＯＩＩの出力とを直接
比較する回路を用いているが、ＣＭＩ符号に含まれるク
ロック周波数成分を同調回路で抽出する通常のクロック
抽出回路を用い、第１図と同様のＰＬＬ回路を設けても
同様の効果が得られる。
又、上述の各実施例は４分周して１６ＱＡＭ変調システ
ムに接続する場合を示したが、１６ＱＡＭ以外の直交振
幅変調システムに接続する場合、例えば６分周して６４
ＱＡＭ変調する場合や２分周して４相ＰＳＫ変調する場
合にも本発明の技術思想は適用可能で同様の効果がある
。なお、８相ＰＳＫ変調も直交振幅変調の一つであり、
一系列の直列ディジタル信号を三つの並列なディジタル
信号列に変換して変調する場合は本発明の対象となる。
ムに接続する場合を示したが、１６ＱＡＭ以外の直交振
幅変調システムに接続する場合、例えば６分周して６４
ＱＡＭ変調する場合や２分周して４相ＰＳＫ変調する場
合にも本発明の技術思想は適用可能で同様の効果がある
。なお、８相ＰＳＫ変調も直交振幅変調の一つであり、
一系列の直列ディジタル信号を三つの並列なディジタル
信号列に変換して変調する場合は本発明の対象となる。
更に、上述の各実施例では直交振幅変調を用いたディジ
タル無線伝送方式について説明したが、必ずしも無線伝
送方式に限定されるものではなく、又、直交振幅変調に
限定されるものでもない。すなわち。
タル無線伝送方式について説明したが、必ずしも無線伝
送方式に限定されるものではなく、又、直交振幅変調に
限定されるものでもない。すなわち。
一系列の２値直列ディジタル信号（バイポーラ符号は２
値のＲＺ符号）ｔ−並列なディジタル信号列に列変換し
、速度変換を行ったのち多値ベースバンド信号に変換し
、この多値ベースバンド信号で光信号を変調して伝送す
る光伝送システムや、多値ベースバンド信号をそのまま
線路で伝送するベースバンド多値伝送システムに対して
も１本発明の技術思想は適用することができる。
値のＲＺ符号）ｔ−並列なディジタル信号列に列変換し
、速度変換を行ったのち多値ベースバンド信号に変換し
、この多値ベースバンド信号で光信号を変調して伝送す
る光伝送システムや、多値ベースバンド信号をそのまま
線路で伝送するベースバンド多値伝送システムに対して
も１本発明の技術思想は適用することができる。
以上詳細に説明し友ように、本発明のディジタル伝送方
式によれば、入力の直列ディジタル信号に瞬断が発生し
ても、列変換部のクロック信号入力が断となることなく
連続して供給されるので。
式によれば、入力の直列ディジタル信号に瞬断が発生し
ても、列変換部のクロック信号入力が断となることなく
連続して供給されるので。
瞬断が回復し九ときに分周回路の出力位相の急激な変動
によシ速度変換処理の過程でデータを読み誤るという従
来方式の欠点が除去され、瞬断による回線障害時間を最
小にできる効果がある。
によシ速度変換処理の過程でデータを読み誤るという従
来方式の欠点が除去され、瞬断による回線障害時間を最
小にできる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図は第２図の動作を
説明するためのＣＭＩ符号の波形図である。 １．８・・・・・・符号変換部、２・・・・・・列変換
部、３・・・・・・信号処理部、４・・・・・・直交変
調部、５・・・・・・送信装置、６・・・・・・クロッ
ク抽出回路、７・・・・・・ＰＬＬ回路、９・・・・・
・フリップフロップ（ＦＦ）、１０・・・・・・低域フ
ィルタ（ＬＰＦ ）、１１・・・・・・電圧制御発振器
（ＶＣＯ）、１２・・・・・・遅延線路（ＤＬ）。 代理人 弁理士 内 原 晋 豪１圀
明の他の実施例のブロック図、第３図は第２図の動作を
説明するためのＣＭＩ符号の波形図である。 １．８・・・・・・符号変換部、２・・・・・・列変換
部、３・・・・・・信号処理部、４・・・・・・直交変
調部、５・・・・・・送信装置、６・・・・・・クロッ
ク抽出回路、７・・・・・・ＰＬＬ回路、９・・・・・
・フリップフロップ（ＦＦ）、１０・・・・・・低域フ
ィルタ（ＬＰＦ ）、１１・・・・・・電圧制御発振器
（ＶＣＯ）、１２・・・・・・遅延線路（ＤＬ）。 代理人 弁理士 内 原 晋 豪１圀
Claims (1)
- 一系列の２値直列ディジタル信号を複数の並列なディジ
タル信号列に列変換し、速度変換を行ったのち多値信号
として伝送する従属同期形のディジタル伝送方式におい
て、前記直列ディジタル信号のクロック信号を再生する
タイミング抽出手段が電圧制御発振器を備えた位相同期
ループ回路を含み、前記直列ディジタル信号に瞬断があ
っても前記タイミング抽出手段の出力が連続して送出さ
れるように構成されたことを特徴とするディジタル伝送
方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152026A JPH0763163B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル伝送方式 |
| DE8686305243T DE3685616T2 (de) | 1985-07-09 | 1986-07-07 | Phasenverriegelte taktregenerierschaltung fuer digitale uebertragungssysteme. |
| EP86305243A EP0209306B1 (en) | 1985-07-09 | 1986-07-07 | Phase-locked clock regeneration circuit for digital transmission systems |
| US06/882,163 US4823363A (en) | 1985-07-09 | 1986-07-07 | Phase-locked clock regeneration circuit for digital transmission systems |
| CA000513280A CA1296398C (en) | 1985-07-09 | 1986-07-08 | Phase-locked clock regeneration circuit for digital transmission systems |
| AU59845/86A AU596803B2 (en) | 1985-07-09 | 1986-07-08 | Phase-locked clock regeneration circuit for digital transmission systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152026A JPH0763163B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212241A true JPS6212241A (ja) | 1987-01-21 |
| JPH0763163B2 JPH0763163B2 (ja) | 1995-07-05 |
Family
ID=15531434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152026A Expired - Lifetime JPH0763163B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763163B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235431A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | ディジタル通信方式の中間中継局 |
| JPH04233841A (ja) * | 1990-06-29 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | デジタルデータの再生・直並列化回路 |
| JPH04246955A (ja) * | 1991-01-31 | 1992-09-02 | Nec Corp | マイクロ波送信装置の入力監視制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648726A (en) * | 1979-09-28 | 1981-05-02 | Hitachi Ltd | Phase locked loop circuit |
-
1985
- 1985-07-09 JP JP60152026A patent/JPH0763163B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648726A (en) * | 1979-09-28 | 1981-05-02 | Hitachi Ltd | Phase locked loop circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235431A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | ディジタル通信方式の中間中継局 |
| JPH04233841A (ja) * | 1990-06-29 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | デジタルデータの再生・直並列化回路 |
| JPH04246955A (ja) * | 1991-01-31 | 1992-09-02 | Nec Corp | マイクロ波送信装置の入力監視制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763163B2 (ja) | 1995-07-05 |
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