JPH04233841A - デジタルデータの再生・直並列化回路 - Google Patents
デジタルデータの再生・直並列化回路Info
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- JPH04233841A JPH04233841A JP3140703A JP14070391A JPH04233841A JP H04233841 A JPH04233841 A JP H04233841A JP 3140703 A JP3140703 A JP 3140703A JP 14070391 A JP14070391 A JP 14070391A JP H04233841 A JPH04233841 A JP H04233841A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は一般に通信システム及び
情報とデータの処理システム、特にはこのようなシステ
ムにおけるデジタル・データの再生と直並列化の方法に
関する。
情報とデータの処理システム、特にはこのようなシステ
ムにおけるデジタル・データの再生と直並列化の方法に
関する。
【０００２】
【従来の技術】光ファイバ伝送システムの開発では単一
モード光ファイバの伝送能力を高めるため、データ伝送
速度を高速化する傾向がある。データ伝送速度の高速化
に対する障害は一般に光ファイバのデータ搬送能力にあ
るのではなく、むしろ電子回路の能力に対して存在する
。光ファイバ伝送システムのようなデジタル通信ネット
ワークではデータのサンプリングクロック信号は通常、
受信直列データストリームから再生される。送信された
直列データストリームは通信リンク受信端で再生され、
直並列化されなければならない。多くのこのような通信
システムでは位相ロックループ（ＰＬＬ）がクロック信
号の再生のために使用される。このクロック信号は、ネ
ットワークを通して送信されステーションで受信される
データストリームのクロックに周波数と位相が一致する
。データの直並列化は直並列化回路という特殊回路によ
って一般に行なわれる。ＰＬＬ及び直並列化回路はデー
タ通信ネットワークにおいて重要な構成装置と考えられ
る。このような回路は従来、直列データストリームの伝
送速度で動作し、一般に通信チャネルのデータ搬送能力
を制限する。
モード光ファイバの伝送能力を高めるため、データ伝送
速度を高速化する傾向がある。データ伝送速度の高速化
に対する障害は一般に光ファイバのデータ搬送能力にあ
るのではなく、むしろ電子回路の能力に対して存在する
。光ファイバ伝送システムのようなデジタル通信ネット
ワークではデータのサンプリングクロック信号は通常、
受信直列データストリームから再生される。送信された
直列データストリームは通信リンク受信端で再生され、
直並列化されなければならない。多くのこのような通信
システムでは位相ロックループ（ＰＬＬ）がクロック信
号の再生のために使用される。このクロック信号は、ネ
ットワークを通して送信されステーションで受信される
データストリームのクロックに周波数と位相が一致する
。データの直並列化は直並列化回路という特殊回路によ
って一般に行なわれる。ＰＬＬ及び直並列化回路はデー
タ通信ネットワークにおいて重要な構成装置と考えられ
る。このような回路は従来、直列データストリームの伝
送速度で動作し、一般に通信チャネルのデータ搬送能力
を制限する。
【０００３】図４に従来の再生・直並列化回路１０を示
している。この回路１０はＰＬＬ回路１４及びデータラ
ッチ１６に結合されるデータライン１２上の等化及び増
幅された直列データ信号を受信する。ＰＬＬ回路１４は
クロック信号を直列データストリームから再生し、デー
タはデータラッチ１６によって再調時化される。ＰＬＬ
回路１４の出力クロック１８はデータラッチ１６及びリ
ングカウンタ２０に入力される。それからデータラッチ
１６の出力ライン２２上の再調時化された直列データは
、複数のデータラッチ２４を通してＱの並列ビットに直
並列化される。この直並列化は、出力ライン２２上の再
生データを各データラッチ２４に第１の入力を介して印
加し、リングカウンタ２０からの異なる位相のクロック
信号出力を各データラッチ２４の第２の入力に印加する
ことによって行なわれる。各直列ビットはリングカウン
タの出力クロックＣＬＫ（１）、ＣＬＫ（２）、．．．
、ＣＬＫ（Ｑ）の１つにより単一ラッチにクロックされ
る。一旦、全並列ビットがラッチされると、これらは最
後の直並列化クロックの少し後に生ずるクロックパルス
を介して、第２の並列レジスタ（図示せず）にクロック
される。
している。この回路１０はＰＬＬ回路１４及びデータラ
ッチ１６に結合されるデータライン１２上の等化及び増
幅された直列データ信号を受信する。ＰＬＬ回路１４は
クロック信号を直列データストリームから再生し、デー
タはデータラッチ１６によって再調時化される。ＰＬＬ
回路１４の出力クロック１８はデータラッチ１６及びリ
ングカウンタ２０に入力される。それからデータラッチ
１６の出力ライン２２上の再調時化された直列データは
、複数のデータラッチ２４を通してＱの並列ビットに直
並列化される。この直並列化は、出力ライン２２上の再
生データを各データラッチ２４に第１の入力を介して印
加し、リングカウンタ２０からの異なる位相のクロック
信号出力を各データラッチ２４の第２の入力に印加する
ことによって行なわれる。各直列ビットはリングカウン
タの出力クロックＣＬＫ（１）、ＣＬＫ（２）、．．．
、ＣＬＫ（Ｑ）の１つにより単一ラッチにクロックされ
る。一旦、全並列ビットがラッチされると、これらは最
後の直並列化クロックの少し後に生ずるクロックパルス
を介して、第２の並列レジスタ（図示せず）にクロック
される。
【０００４】この従来の再生・直並列化回路の実施例で
は、データラッチ１６のリタイミングはデータクロック
周波数“ｆ”で動作するが、データラッチ２４はデータ
クロック周波数の１／Ｑ、すなわちｆ／Ｑの周波数で動
作する。現在の技術ではデータラッチ１６はほとんど動
作限界にあり、高速データ伝送速度では比較的に信頼性
が低い。例えば、光ファイバ伝送システムは１ｎｓのデ
ータ伝送速度で動作することができる。
は、データラッチ１６のリタイミングはデータクロック
周波数“ｆ”で動作するが、データラッチ２４はデータ
クロック周波数の１／Ｑ、すなわちｆ／Ｑの周波数で動
作する。現在の技術ではデータラッチ１６はほとんど動
作限界にあり、高速データ伝送速度では比較的に信頼性
が低い。例えば、光ファイバ伝送システムは１ｎｓのデ
ータ伝送速度で動作することができる。
【０００５】従って、本発明は従来のデジタルデータの
再生・直並列化技術の性能限界を解決することを目的と
し、任意のシステムにおいて、より高速なデータ伝送速
度での信号処理を可能とする。
再生・直並列化技術の性能限界を解決することを目的と
し、任意のシステムにおいて、より高速なデータ伝送速
度での信号処理を可能とする。
【０００６】
【発明が解決しようとする課題】本発明は、本質におい
てクロック及びデータビットの直列デジタルストリーム
の同時再生・直並列化を提供する。入力ストリームより
低い周波数で再調時化されるので、本発明の回路は現在
の再調時化及び直並列化技術より高速で動作することが
できる。さらにデータの同時再生・直並列化、またノイ
ズ及びクロストークの影響のを少ない回路を複雑にしな
い。
てクロック及びデータビットの直列デジタルストリーム
の同時再生・直並列化を提供する。入力ストリームより
低い周波数で再調時化されるので、本発明の回路は現在
の再調時化及び直並列化技術より高速で動作することが
できる。さらにデータの同時再生・直並列化、またノイ
ズ及びクロストークの影響のを少ない回路を複雑にしな
い。
【０００７】
【課題を解決するための手段】簡略に説明すると、本発
明によればクロック及びデータビットの直列ストリーム
は並列データ形式に同時に再生・直並列化される。本発
明の実施例では、本発明は直列信号ストリームを受信す
る入力と、それぞれ位相が異なる複数のクロック出力を
有するデジタル位相ロック論理回路を含む。それぞれ第
１及び第２の入力を有するデジタル位相ロック論理回路
からそれぞれのクロック出力を受信するために第１の入
力を通して結合される。第２のラッチ入力の各々は直列
信号ストリームを受信することができる。直列ストリー
ムがデジタル位相ロック論理回路及びラッチに供給され
ると、ラッチはストリーム内の直列データビットがラッ
チの出力に並列データビットとして現われるように、第
１及び第２の入力でほぼ同時に受信されたクロツク及び
データ情報により順次セットされる。
明によればクロック及びデータビットの直列ストリーム
は並列データ形式に同時に再生・直並列化される。本発
明の実施例では、本発明は直列信号ストリームを受信す
る入力と、それぞれ位相が異なる複数のクロック出力を
有するデジタル位相ロック論理回路を含む。それぞれ第
１及び第２の入力を有するデジタル位相ロック論理回路
からそれぞれのクロック出力を受信するために第１の入
力を通して結合される。第２のラッチ入力の各々は直列
信号ストリームを受信することができる。直列ストリー
ムがデジタル位相ロック論理回路及びラッチに供給され
ると、ラッチはストリーム内の直列データビットがラッ
チの出力に並列データビットとして現われるように、第
１及び第２の入力でほぼ同時に受信されたクロツク及び
データ情報により順次セットされる。
【０００８】機能を強化した改良された再生・直並列化
回路では複数のラッチは数組にグループ化され、デジタ
ル位相ロック論理回路はタイミングパルスを出力する。 さらにこの回路は複数のＡＮＤゲート及び１つのリング
カウンタを含んでいる。各ＡＮＤゲートへの１方の入力
はデジタル位相ロック論理回路のそれぞれのクロック出
力に結合され、他方の入力はリング・カウンタのそれぞ
れの出力に接続されている。リングカウンタはカウンタ
の出力信号がラッチの組間のデジタル位相ロック論理回
路から印加された出力クロックを順次切り替えるように
動作するようにタイミングパルス出力受信するようにデ
ジタル位相ロック論理回路に結合される。
回路では複数のラッチは数組にグループ化され、デジタ
ル位相ロック論理回路はタイミングパルスを出力する。 さらにこの回路は複数のＡＮＤゲート及び１つのリング
カウンタを含んでいる。各ＡＮＤゲートへの１方の入力
はデジタル位相ロック論理回路のそれぞれのクロック出
力に結合され、他方の入力はリング・カウンタのそれぞ
れの出力に接続されている。リングカウンタはカウンタ
の出力信号がラッチの組間のデジタル位相ロック論理回
路から印加された出力クロックを順次切り替えるように
動作するようにタイミングパルス出力受信するようにデ
ジタル位相ロック論理回路に結合される。
【０００９】本発明のアナログの実施例では、結合され
たクロック及びデータビットの直列ストリームは、直列
クロック信号出力を有するアナログ位相ロックループ回
路に最初に供給される。アナログ位相ロックループ回路
の出力に結合されたリングカウンタは、複数の位相が異
なる並列信号を出力する。複数のＡＮＤゲートの各々は
それぞれリングカウンタの出力に結合されている。アナ
ログ位相ロックループ回路からの直列クロック出力は各
ＡＮＤゲートの他方の入力に供給される。各ＡＮＤゲー
トの出力は複数のラッチの１つに結合されている。各ラ
ッチの第２の入力は組合されたクロック及びデータビッ
トの直列ストリームを受信することができる。直列スト
リームがアナログ位相ロックループ回路及び各ラッチに
供給されると、それぞれのラッチはストリーム内の直列
データビットがラッチの出力に並列データビットとして
現れるように、第１及び第２の入力でほぼ同時に受信さ
れたクロツク及びデータ情報により順次セットされる。
たクロック及びデータビットの直列ストリームは、直列
クロック信号出力を有するアナログ位相ロックループ回
路に最初に供給される。アナログ位相ロックループ回路
の出力に結合されたリングカウンタは、複数の位相が異
なる並列信号を出力する。複数のＡＮＤゲートの各々は
それぞれリングカウンタの出力に結合されている。アナ
ログ位相ロックループ回路からの直列クロック出力は各
ＡＮＤゲートの他方の入力に供給される。各ＡＮＤゲー
トの出力は複数のラッチの１つに結合されている。各ラ
ッチの第２の入力は組合されたクロック及びデータビッ
トの直列ストリームを受信することができる。直列スト
リームがアナログ位相ロックループ回路及び各ラッチに
供給されると、それぞれのラッチはストリーム内の直列
データビットがラッチの出力に並列データビットとして
現れるように、第１及び第２の入力でほぼ同時に受信さ
れたクロツク及びデータ情報により順次セットされる。
【００１０】
【実施例】本発明によるデジタルデータ再生・直並列化
回路２８を図１に示す。Ｑ本の並列チャネル（ビット対
応）に直並列化されるべき直列クロック及びデータスト
リームはデジタル位相ロック論理回路３２の入力３１に
結合される伝送線３０で受信される。位相ロックループ
はこの分野では周知で、直列に伝送されたクロック及び
データ信号のストリームからのクロック再生のために一
般に使用される。デジタル位相ロック論理回路（ＤＰＬ
Ｌ）も同様に公知で、アナログＰＬＬ方式よりもよく使
用される。ＤＰＬＬ回路の一般調査はＷ．Ｃ．Ｌｉｎｄ
ｓｅｙ ｅｔ ａｌ．による論文で行なわれている。Ｐ
ｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ＩＥＥＥ、Ｖｏ
ｌ．６９、Ｎｏ．４、Ａｐｒｉｌ１９８１、ｐｐ． ４
１０−４３１に記載された論文、“Ｓｕｒｖｅｙ ｏｆ
Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏ
ｐｓ”、 又、米国特許第４６７７６４８号明細書に記
載されている。ＤＰＬＬ回路３２は周波数は同一である
が位相が異なるクロック信号を含む複数のクロック出力
ＣＬＫ（１）、ＣＬＫ（２）、．．．、ＣＬＫ（Ｑ）を
有する。
回路２８を図１に示す。Ｑ本の並列チャネル（ビット対
応）に直並列化されるべき直列クロック及びデータスト
リームはデジタル位相ロック論理回路３２の入力３１に
結合される伝送線３０で受信される。位相ロックループ
はこの分野では周知で、直列に伝送されたクロック及び
データ信号のストリームからのクロック再生のために一
般に使用される。デジタル位相ロック論理回路（ＤＰＬ
Ｌ）も同様に公知で、アナログＰＬＬ方式よりもよく使
用される。ＤＰＬＬ回路の一般調査はＷ．Ｃ．Ｌｉｎｄ
ｓｅｙ ｅｔ ａｌ．による論文で行なわれている。Ｐ
ｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ＩＥＥＥ、Ｖｏ
ｌ．６９、Ｎｏ．４、Ａｐｒｉｌ１９８１、ｐｐ． ４
１０−４３１に記載された論文、“Ｓｕｒｖｅｙ ｏｆ
Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏ
ｐｓ”、 又、米国特許第４６７７６４８号明細書に記
載されている。ＤＰＬＬ回路３２は周波数は同一である
が位相が異なるクロック信号を含む複数のクロック出力
ＣＬＫ（１）、ＣＬＫ（２）、．．．、ＣＬＫ（Ｑ）を
有する。
【００１１】再調時及び直並列化は、異なる位相のクロ
ック信号がラッチ３４の各々で受信されるようにＤＰＬ
Ｌ回路３２のそれぞれの出力に結合されるクロック入力
“Ｃ”を有するＱ個のエッジトリガされるデータラッチ
３４によって行なわれる。各データラッチ３４への第２
のデータ入力“Ｄ”は直列データストリームを受信する
ために伝送線３０に結合される。データは各ラッチ毎の
立上がり又は立下がりのクロックエッジでラッチされる
。前述のように、デジタル位相ロック論理回路３２から
のクロック出力は全て同一周波数ｆｑで、すなわち、受
信データ周波数”ｆ”の１／Ｑであり、ｆｑ＝ｆ／Ｑで
ある。出力クロックＣＬＫ（１）、ＣＬＫ（２）、．．
．、ＣＬＫ（Ｑ）はそれぞれ異なる位相を有しているの
で、クロックＣＬＫ（ｊ）は受信データクロックと同期
化されるＣＬＫ（１）クロックのＤｆ（ｊ）だけ、位相
をずらされる。任意のクロック信号の位相のずれ程度は
次の公式から決定されることができる。 Ｄ（ｊ） ＝ ３６０°・（ｊ−１）／Ｑここで、
ｊ＝１、２、．．．、Ｑである。 このようにデータビットは、受信データ信号の直列デー
タビットがデータラッチの出力にＱ個の並列データビッ
トＢｉｔ（１）、Ｂｉｔ（２）、．．．、Ｂｉｔ（Ｑ）
として現われるようにＱ個のデータラッチ３４の１つに
よって順次ラッチされる。Ｑ番目のラッチがラッチされ
た後、並列データワードはサンプリングされる、つまり
、並列レジスタ（図示せず）に転送され、一番目のデー
タラッチから再調時化が開始される。
ック信号がラッチ３４の各々で受信されるようにＤＰＬ
Ｌ回路３２のそれぞれの出力に結合されるクロック入力
“Ｃ”を有するＱ個のエッジトリガされるデータラッチ
３４によって行なわれる。各データラッチ３４への第２
のデータ入力“Ｄ”は直列データストリームを受信する
ために伝送線３０に結合される。データは各ラッチ毎の
立上がり又は立下がりのクロックエッジでラッチされる
。前述のように、デジタル位相ロック論理回路３２から
のクロック出力は全て同一周波数ｆｑで、すなわち、受
信データ周波数”ｆ”の１／Ｑであり、ｆｑ＝ｆ／Ｑで
ある。出力クロックＣＬＫ（１）、ＣＬＫ（２）、．．
．、ＣＬＫ（Ｑ）はそれぞれ異なる位相を有しているの
で、クロックＣＬＫ（ｊ）は受信データクロックと同期
化されるＣＬＫ（１）クロックのＤｆ（ｊ）だけ、位相
をずらされる。任意のクロック信号の位相のずれ程度は
次の公式から決定されることができる。 Ｄ（ｊ） ＝ ３６０°・（ｊ−１）／Ｑここで、
ｊ＝１、２、．．．、Ｑである。 このようにデータビットは、受信データ信号の直列デー
タビットがデータラッチの出力にＱ個の並列データビッ
トＢｉｔ（１）、Ｂｉｔ（２）、．．．、Ｂｉｔ（Ｑ）
として現われるようにＱ個のデータラッチ３４の１つに
よって順次ラッチされる。Ｑ番目のラッチがラッチされ
た後、並列データワードはサンプリングされる、つまり
、並列レジスタ（図示せず）に転送され、一番目のデー
タラッチから再調時化が開始される。
【００１２】図１と図４を比較すると、本発明の新規な
再生・直並列化回路は従来技術の回路からデータ・ラッ
チ１６の再調時化ラッチを除いていることがわかる。前
述のようにこのデータラッチ１６は受信データと同一周
波数で動作する。一方、図１の再生・直並列化回路の各
データラッチ３４はｆ／Ｑの周波数で動作する。このよ
うに出願人の再調時化ラッチは入力データストリームの
周波数よりも低いクロック周波数で動作する。従って現
在の技術を使用して図４の従来技術に比べて、より速く
データは確実に再調時化され、直並列化される。
再生・直並列化回路は従来技術の回路からデータ・ラッ
チ１６の再調時化ラッチを除いていることがわかる。前
述のようにこのデータラッチ１６は受信データと同一周
波数で動作する。一方、図１の再生・直並列化回路の各
データラッチ３４はｆ／Ｑの周波数で動作する。このよ
うに出願人の再調時化ラッチは入力データストリームの
周波数よりも低いクロック周波数で動作する。従って現
在の技術を使用して図４の従来技術に比べて、より速く
データは確実に再調時化され、直並列化される。
【００１３】再調時化クロック周波数をさらに減少させ
るために、図１で説明された１グループがＱ個のラッチ
の代わりに、再調時化ラッチ及び直並列化ラッチのグル
ープが使用される。図２は１グループＱ個のデータラッ
チがＶグループある再調時化及び直並列化回路を示した
ものである。図２の実施例では直列データストリームは
デジタル位相ロック論理回路４２に結合される伝送線４
０で受信される。デジタル位相ロック論理回路４２は周
波数Ｆｑのクロック信号を複数の出力ライン４４を介し
て供給する。デジタル位相ロック論理回路４２からの各
出力線は複数のＡＮＤゲート４６のそれぞれの入力に接
続されている。デジタル位相ロック論理回路４２は又、
タイミング信号をライン４７を介してリングカウンタ４
８に出力する。このリングカウンタ４８は出力線４４の
クロック出力をＡＮＤゲート４６を通して１グループＱ
個のデータラッチから周波数ｆｒを有する次のグループ
に切り替える。特にカウンタ４８はカウンタ４８の出力
が付勢すべき特定のＡＮＤゲートを選択するように、Ａ
ＮＤゲート４６の第２の入力にそれぞれ接続される複数
の出力５０を有する。ＡＮＤゲート４６からの出力信号
は複数（Ｑ）のエッジトリガされるデータラッチ５２の
第１のクロック入力にそれぞれ供給され、直列データス
トリームは各データラッチ５２の第２のデータ入力にそ
れぞれ供給される。再調時化及び直並列化は１グループ
がＱ個であるＶグループのラッチによって同時に実行さ
れる（合計Ｑ・Ｖのラッチ数）。データラッチはＡＮＤ
ゲート４６からそれぞれ出力するＱ・Ｖ個の異なるクロ
ックであるＣＬＫ（１、１）、ＣＬＫ（２、２）、．．
．、ＣＬＫ（Ｑ、１）、．．．、ＣＬＫ（１、Ｖ）、Ｃ
ＬＫ（２、Ｖ）、．．．、ＣＬＫ（Ｑ、Ｖ）によって順
次クロックされる。再び、データはクロックエッジの立
上がり又は立下がりで全データラッチによってラッチさ
れる。クロックは同一周波数Ｆｑｖ、すなわち直列デー
タクロック周波数ｆの１／（Ｑ・Ｖ）である。従って、 Ｆｑｖ ＝ ｆ／（Ｑ・Ｖ） しかしながら、クロック信号ＣＬＫ（１、１）、ＣＬＫ
（２、１）、．．．、ＣＬＫ（Ｑ、１）、ＣＬＫ（１、
Ｖ）、ＣＬＫ（２、Ｖ）は異なる位相を有しているが、
ＣＬＫ（１、１）は直列データクロックと同相なので、
ＣＬＫ（ｊ、１）のクロックの位相のずれＤｆ（ｊ、１
）は次の公式によって求めることができる。 Ｄｆ（ｊ、１）＝（３６０°・（ｊ−１）／Ｑ）＋（３
６０°・（ｉ−１／Ｑ・Ｖ）） ここでｊ＝１、２、．．．、Ｑ ｉ＝１、２、．．．、Ｖである。
るために、図１で説明された１グループがＱ個のラッチ
の代わりに、再調時化ラッチ及び直並列化ラッチのグル
ープが使用される。図２は１グループＱ個のデータラッ
チがＶグループある再調時化及び直並列化回路を示した
ものである。図２の実施例では直列データストリームは
デジタル位相ロック論理回路４２に結合される伝送線４
０で受信される。デジタル位相ロック論理回路４２は周
波数Ｆｑのクロック信号を複数の出力ライン４４を介し
て供給する。デジタル位相ロック論理回路４２からの各
出力線は複数のＡＮＤゲート４６のそれぞれの入力に接
続されている。デジタル位相ロック論理回路４２は又、
タイミング信号をライン４７を介してリングカウンタ４
８に出力する。このリングカウンタ４８は出力線４４の
クロック出力をＡＮＤゲート４６を通して１グループＱ
個のデータラッチから周波数ｆｒを有する次のグループ
に切り替える。特にカウンタ４８はカウンタ４８の出力
が付勢すべき特定のＡＮＤゲートを選択するように、Ａ
ＮＤゲート４６の第２の入力にそれぞれ接続される複数
の出力５０を有する。ＡＮＤゲート４６からの出力信号
は複数（Ｑ）のエッジトリガされるデータラッチ５２の
第１のクロック入力にそれぞれ供給され、直列データス
トリームは各データラッチ５２の第２のデータ入力にそ
れぞれ供給される。再調時化及び直並列化は１グループ
がＱ個であるＶグループのラッチによって同時に実行さ
れる（合計Ｑ・Ｖのラッチ数）。データラッチはＡＮＤ
ゲート４６からそれぞれ出力するＱ・Ｖ個の異なるクロ
ックであるＣＬＫ（１、１）、ＣＬＫ（２、２）、．．
．、ＣＬＫ（Ｑ、１）、．．．、ＣＬＫ（１、Ｖ）、Ｃ
ＬＫ（２、Ｖ）、．．．、ＣＬＫ（Ｑ、Ｖ）によって順
次クロックされる。再び、データはクロックエッジの立
上がり又は立下がりで全データラッチによってラッチさ
れる。クロックは同一周波数Ｆｑｖ、すなわち直列デー
タクロック周波数ｆの１／（Ｑ・Ｖ）である。従って、 Ｆｑｖ ＝ ｆ／（Ｑ・Ｖ） しかしながら、クロック信号ＣＬＫ（１、１）、ＣＬＫ
（２、１）、．．．、ＣＬＫ（Ｑ、１）、ＣＬＫ（１、
Ｖ）、ＣＬＫ（２、Ｖ）は異なる位相を有しているが、
ＣＬＫ（１、１）は直列データクロックと同相なので、
ＣＬＫ（ｊ、１）のクロックの位相のずれＤｆ（ｊ、１
）は次の公式によって求めることができる。 Ｄｆ（ｊ、１）＝（３６０°・（ｊ−１）／Ｑ）＋（３
６０°・（ｉ−１／Ｑ・Ｖ）） ここでｊ＝１、２、．．．、Ｑ ｉ＝１、２、．．．、Ｖである。
【００１４】図３は本発明のアナログによる再生・直並
列化方法の例を示す。直列データストリームはアナログ
位相ロックループ６２の入力６１に結合されたライン６
０で受信される。アナログ位相ロックループ６２の出力
６３はクロック信号のストリームを含む。出力６３はリ
ングカウンタ６４の入力６５及び複数のＡＮＤゲート６
６の第１の入力６７に結合されている。リングカウンタ
６４はライン６９上にそれぞれ異なる位相のＱ個の信号
を順次出力する。出力線６９の連続信号はＡＮＤゲート
６６の第２の入力にそれぞれ結合される。ＡＮＤゲート
６６は周波数は同一であるが位相が異なるクロック信号
を含む複数のクロック出力ＣＬＫ（１）、ＣＬＫ（２）
、．．．、ＣＬＫ（Ｑ）を出力する。これらの信号がエ
ッジトリガ・データラッチ６８のクロック入力‘Ｃ’に
入力される。受信データストリームも又、データがＱ個
の並列ビット、Ｂｉｔ（１）、Ｂｉｔ（２）、．．．、
Ｂｉｔ（Ｑ）によって表わされる出力データを有するラ
ッチによって同時に再生され、直並列化されるようにデ
ータラッチ６８のデータ入力‘Ｄ’に直接入力される。 再びデータは各ラッチによって立上がり又は立下がりの
クロックエッジのいずれかでラッチされる。ＤＰＬＬに
より、データラッチ６８は直列データストリームの周波
数“ｆ”の１／Ｑの周波数で動作する。Ｑ番目のラッチ
がラッチされた後、並列データワードはサンプリングさ
れ、再び最初のラッチから再調時化は開始される。
列化方法の例を示す。直列データストリームはアナログ
位相ロックループ６２の入力６１に結合されたライン６
０で受信される。アナログ位相ロックループ６２の出力
６３はクロック信号のストリームを含む。出力６３はリ
ングカウンタ６４の入力６５及び複数のＡＮＤゲート６
６の第１の入力６７に結合されている。リングカウンタ
６４はライン６９上にそれぞれ異なる位相のＱ個の信号
を順次出力する。出力線６９の連続信号はＡＮＤゲート
６６の第２の入力にそれぞれ結合される。ＡＮＤゲート
６６は周波数は同一であるが位相が異なるクロック信号
を含む複数のクロック出力ＣＬＫ（１）、ＣＬＫ（２）
、．．．、ＣＬＫ（Ｑ）を出力する。これらの信号がエ
ッジトリガ・データラッチ６８のクロック入力‘Ｃ’に
入力される。受信データストリームも又、データがＱ個
の並列ビット、Ｂｉｔ（１）、Ｂｉｔ（２）、．．．、
Ｂｉｔ（Ｑ）によって表わされる出力データを有するラ
ッチによって同時に再生され、直並列化されるようにデ
ータラッチ６８のデータ入力‘Ｄ’に直接入力される。 再びデータは各ラッチによって立上がり又は立下がりの
クロックエッジのいずれかでラッチされる。ＤＰＬＬに
より、データラッチ６８は直列データストリームの周波
数“ｆ”の１／Ｑの周波数で動作する。Ｑ番目のラッチ
がラッチされた後、並列データワードはサンプリングさ
れ、再び最初のラッチから再調時化は開始される。
【００１５】以上のことから本発明は冒頭で述べた特長
を有し、特に直列データを並列データ形式に変換する再
生・直並列化回路においては従来の回路よりも複雑さが
少ないことは説明した。本発明の再調時化ラッチは入力
データストリームの周波数よりも低いクロック周波数で
動作する。このように従来と同じ技術、及び同じ回路処
理速度としても、本発明方式は従来方式よりも高速の伝
送速度でデータを再調時及び直並列化することができる
。さらにこの再生・直並列化回路は再調時化ラッチでク
ロックパルス間に時間を付加するためノイズ及びクロス
トークの影響が少なくなる。
を有し、特に直列データを並列データ形式に変換する再
生・直並列化回路においては従来の回路よりも複雑さが
少ないことは説明した。本発明の再調時化ラッチは入力
データストリームの周波数よりも低いクロック周波数で
動作する。このように従来と同じ技術、及び同じ回路処
理速度としても、本発明方式は従来方式よりも高速の伝
送速度でデータを再調時及び直並列化することができる
。さらにこの再生・直並列化回路は再調時化ラッチでク
ロックパルス間に時間を付加するためノイズ及びクロス
トークの影響が少なくなる。
【００１６】
【発明の効果】本発明は、クロック及びデータビットに
おける直列デジタルストリームを同時に再生・直並列化
することができる。
おける直列デジタルストリームを同時に再生・直並列化
することができる。
【図１】本発明の再生・直並列化方式による実施回路の
ブロック図である。
ブロック図である。
【図２】図１の本発明実施回路を機能強化したブロック
図である。
図である。
【図３】本発明の再生・直並列化の他の実施回路のブロ
ック図である。
ック図である。
【図４】従来技術の再生・直並列化回路のブロック図で
ある。
ある。
Claims (6)
- 【請求項１】クロック及びデータビットの直列信号スト
リームをｎ個の並列ビット位置を有する並列データ形式
に変換するための再生・直並列化回路において、各々が
、直列信号ストリームを受信するための入力、前記並列
ビット位置のそれぞれに対してデータ出力を提供するた
めの出力及びクロックを受信し、それに応答して前記入
力でデータをラッチするためのクロック入力を有する前
記ｎ個の並列ビット位置にそれぞれ関連したｎ個のラッ
チと、ｎ個のクロック信号を発生するためのクロック手
段とを備え、前記クロック信号の各々は、前記並列デー
タがクロックされ、前記ｎ個のクロック信号の周期の１
／ｎだけ位相が順次ずらされている周波数を有し、前記
ｎ個のクロック信号は、前記ラッチのための前記ビット
位置にデータの適当なビットをラッチするために前記ｎ
個のラッチにそれぞれ印加されるようにしたことを特徴
とするデジタル・データの再生・直並列化回路。 - 【請求項２】クロック及びデータビットの直列信号スト
リームを並列データ形式に変換するための再生・直並列
化回路において、前記直列信号ストリームを受信し、位
相がそれぞれ異なる複数のクロック出力を発生するため
の入力を有するデジタル位相ロック論理回路と、各々が
第１及び第２の入力と出力を有し、前記第１の入力は前
記デジタル位相ロック論理回路のそれぞれのクロック出
力を受信するように結合され、前記第２の入力は前記直
列信号ストリームを受信することができる複数のラッチ
とを備え、前記直列信号ストリームが前記デジタル位相
ロック論理回路及び前記ラッチに供給される場合、前記
ラッチは、前記直列信号ストリーム内の直列データが前
記ラッチ出力で並列データビットとして生ずるように前
記第１及び第２の入力でほぼ同時に受信されたクロック
及びデータ情報によって順次セットされるようにしたこ
とを特徴とするデジタル・データの再生・直並列化回路
。 - 【請求項３】前記直列信号ストリームを前記デジタル位
相ロック論理回路に伝送するための手段をさらに備え、
前記デジタル位相ロック論理回路の入力及び前記ラッチ
の前記第２の入力は前記直列信号伝送手段にそれぞれ結
合されていることを特徴とする請求項２記載のデジタル
・データの再生・直並列化回路。 - 【請求項４】前記複数のラッチが組にグループされ、前
記デジタル位相ロック論理回路は、タイミングパルス出
力を有し、各々が２つの入力及び出力を有する複数のア
ンドゲートと、前記論理回路の前記タイミングパルス出
力を受信するように前記デジタル位相ロック論理回路に
結合された入力を有するリングカウンタとをさらに備え
、各アンドゲートへの一方の入力は前記デジタル位相ロ
ック論理回路のそれぞれのクロック出力に接続され、前
記アンドゲートの前記出力は前記ラッチの前記第１の入
力にそれぞれ結合され、前記リングカウンタは複数の信
号出力を有し、前記複数の信号出力の各々は、前記リン
グカウンタからの前記信号出力が前記ラッチの組間の前
記デジタル位相ロック論理回路からの前記出力クロック
を順次切換えるために前記アンドゲートを介して作動さ
れるように前記アンドゲートの前記入力の他方にそれぞ
れ結合されるようにしたことを特徴とする請求項２記載
のデジタル・データの再生・直並列化回路。 - 【請求項５】クロック及びデータビットの直列ストリー
ムを並列データ形式に変換するためのデジタル・データ
の再生・直並列化回路において、前記直列クロック及び
データストリームを受信するための入力及び直列クロッ
ク信号を伝送するための出力を有するアナログ位相ロッ
クループ回路と、前記アナログ位相ロックループ回路か
ら前記直列クロック信号出力を受信するように結合され
た入力と複数の異なる位相の並列信号出力を有するリン
グカウンタと、各々が２つの入力並びに出力を有する複
数のアンドゲートと、各々が第１及び第２の入力並びに
出力を有する複数のラッチとを備え、各アンドゲートは
それぞれのリングカウンタクロック出力に結合された一
方の入力及び前記アナログ位相ロックループ回路の直列
クロック出力を受信するように結合された他方の入力を
有し、それによって前記アンドゲートは異なる位相のク
ロック信号出力を有し、各ラッチの前記第１の入力は前
記アンドゲートクロック出力の１つを受信するように結
合され、各ラッチの前記第２の入力はクロック及びデー
タビットの前記直列ストリームを受信することができ、
前記直列ストリームが前記アナログ位相ロックループ回
路及び前記ラッチに供給される場合、前記ラッチは、前
記直列ストリーム内の直列データビットが前記ラッチ出
力に並列データビットとして生じるようにほぼ同時に前
記第１及び第２の入力で受信されたクロック及びデータ
情報によって順次セットされるようにしたことを特徴と
するデジタル・データの再生・直並列化回路。 - 【請求項６】前記クロック及び前記データビットの前記
直流ビットストリームを前記アナログ位相ロックループ
回路に伝送するための手段をさらに備え、前記アナログ
位相ロックループ回路の入力及び前記ラッチへの前記第
２の入力の各々は前記伝送手段に結合されていることを
特徴とする請求項５記載のデジタル・データの再生・直
並列化回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/546,192 US5101203A (en) | 1990-06-29 | 1990-06-29 | Digital data regeneration and deserialization circuits |
| US546192 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233841A true JPH04233841A (ja) | 1992-08-21 |
| JPH0787448B2 JPH0787448B2 (ja) | 1995-09-20 |
Family
ID=24179263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140703A Expired - Lifetime JPH0787448B2 (ja) | 1990-06-29 | 1991-05-17 | デジタルデータの再生・直並列化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5101203A (ja) |
| EP (1) | EP0463380A1 (ja) |
| JP (1) | JPH0787448B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154447A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 高速データ伝送回路 |
| US6314151B1 (en) | 1997-10-08 | 2001-11-06 | Nec Corporation | Phase comparator operable at half frequency of input signal |
Families Citing this family (16)
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|---|---|---|---|---|
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| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
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| FR2756120B1 (fr) * | 1996-11-19 | 1999-02-05 | Sgs Thomson Microelectronics | Dispositif de conversion serie/parallele d'un signal haute frequence de faible amplitude |
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1990
- 1990-06-29 US US07/546,192 patent/US5101203A/en not_active Expired - Fee Related
-
1991
- 1991-05-17 JP JP3140703A patent/JPH0787448B2/ja not_active Expired - Lifetime
- 1991-05-25 EP EP91108509A patent/EP0463380A1/en not_active Withdrawn
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