JPH05276028A - 非常に高い周波数のクロック及びデータ回復回路用の位相検知器 - Google Patents
非常に高い周波数のクロック及びデータ回復回路用の位相検知器Info
- Publication number
- JPH05276028A JPH05276028A JP18712392A JP18712392A JPH05276028A JP H05276028 A JPH05276028 A JP H05276028A JP 18712392 A JP18712392 A JP 18712392A JP 18712392 A JP18712392 A JP 18712392A JP H05276028 A JPH05276028 A JP H05276028A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- data
- clock signal
- data signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims abstract description 67
- 230000001360 synchronised effect Effects 0.000 claims abstract 3
- 238000011084 recovery Methods 0.000 claims description 23
- 230000003111 delayed effect Effects 0.000 claims description 17
- 238000012545 processing Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 230000000737 periodic effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims 3
- 125000004122 cyclic group Chemical group 0.000 claims 2
- 230000001172 regenerating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 230000001934 delay Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 101001048703 Homo sapiens RNA polymerase II elongation factor ELL3 Proteins 0.000 description 1
- 102100023749 RNA polymerase II elongation factor ELL3 Human genes 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＮＲＺ及びＮＲＺＩデータストリームに対し
て使用され、「遅延不整合間題」を生ぜず、「アイオー
プニング」の統計的中心を捜し出す。 【構成】 受取ったデータストリームＤ１Ｎにおける各
データ遷移に対し、位相検知器１５０は二つのパルス信
号ＰＤ１及びＰＤ２の形態で比例的な位相エラー情報を
発生する。パルス信号ＰＤ１のパルス幅はデータ信号遷
移とＰＬＬクロック信号との間の位相エラーの大きさ及
び方向に対応している。パルス信号ＰＤ２の固定したパ
ルス幅はＰＬＬクロック信号ＰＣＬ−Ｋの周期の半分と
等しい。位相検知器はそれぞれ同一の並列回路ＣＥＬＬ
１〜ＣＥＬＬ６とＣＥＬＬ７，ＣＥＬＬ８を使用して回
復データ信号及び回復クロック信号を発生し回復信号は
時間的に同期されている。回復データ信号は位相エラー
検知経路内の信号から派生され、データ回復及びクロッ
ク回復に対し二つの別個の回路を設ける必要がない。
て使用され、「遅延不整合間題」を生ぜず、「アイオー
プニング」の統計的中心を捜し出す。 【構成】 受取ったデータストリームＤ１Ｎにおける各
データ遷移に対し、位相検知器１５０は二つのパルス信
号ＰＤ１及びＰＤ２の形態で比例的な位相エラー情報を
発生する。パルス信号ＰＤ１のパルス幅はデータ信号遷
移とＰＬＬクロック信号との間の位相エラーの大きさ及
び方向に対応している。パルス信号ＰＤ２の固定したパ
ルス幅はＰＬＬクロック信号ＰＣＬ−Ｋの周期の半分と
等しい。位相検知器はそれぞれ同一の並列回路ＣＥＬＬ
１〜ＣＥＬＬ６とＣＥＬＬ７，ＣＥＬＬ８を使用して回
復データ信号及び回復クロック信号を発生し回復信号は
時間的に同期されている。回復データ信号は位相エラー
検知経路内の信号から派生され、データ回復及びクロッ
ク回復に対し二つの別個の回路を設ける必要がない。
Description
【０００１】
【産業上の利用分野】本発明は、大略、非常に高い周波
数（例えば、５０ＭＨｚ以上）のフェーズロックループ
において使用される位相検知器に関するものであって、
更に詳細には、ＮＲＺ（ノンリターンツーゼロ、即ちゼ
ロ復帰なし）及びＮＲＺＩ（ノンリターンツーゼロイン
バーテッド、即ちゼロへの復帰なし反転型）データスト
リームに対するクロック及びデータ回復回路において使
用される位相検知器に関するものである。
数（例えば、５０ＭＨｚ以上）のフェーズロックループ
において使用される位相検知器に関するものであって、
更に詳細には、ＮＲＺ（ノンリターンツーゼロ、即ちゼ
ロ復帰なし）及びＮＲＺＩ（ノンリターンツーゼロイン
バーテッド、即ちゼロへの復帰なし反転型）データスト
リームに対するクロック及びデータ回復回路において使
用される位相検知器に関するものである。
【０００２】
【従来の技術】デジタルデータ信号受信器を設計する技
術分野における当業者にとって公知の如く、この様な受
信器において、受信器の内部クロックを入力信号の「搬
送周波数」と同期させるためにフェーズロックループ
（ＰＬＬ）を使用することが一般的である。ＰＬＬによ
り発生されるクロック信号は、本明細書においては、
「回復クロック」と呼ぶこととする。クロック及びデー
タ回復回路の基本的な機能は、回復クロックがデータシ
ンボルの最適な位置（中心）において入力データをサン
プルすることが可能であるように入力データ遷移からク
ロック信号を回復することである。
術分野における当業者にとって公知の如く、この様な受
信器において、受信器の内部クロックを入力信号の「搬
送周波数」と同期させるためにフェーズロックループ
（ＰＬＬ）を使用することが一般的である。ＰＬＬによ
り発生されるクロック信号は、本明細書においては、
「回復クロック」と呼ぶこととする。クロック及びデー
タ回復回路の基本的な機能は、回復クロックがデータシ
ンボルの最適な位置（中心）において入力データをサン
プルすることが可能であるように入力データ遷移からク
ロック信号を回復することである。
【０００３】多くのデータ通信システムにおいては、デ
ータはＮＲＺ又はＮＲＺＩのデータコーディングを使用
して送信される。なぜならば、この様なコーディングは
帯域幅が効率的だからである。ＮＲＺコーディング方法
においては、「１」ビットは、全ビットフレームに対し
論理高電圧を有するビットフレームにより送信され、且
つ「０」ビットは全ビットフレームに対し論理低電圧を
有するビットフレームにより送信される。ＮＲＺＩコー
ディング方法においては、「０」ビットは、信号遷移が
存在しないビットフレームにより送信され、且つ「１」
は信号遷移が存在するビットフレームにより送信され
る。ＮＲＺ及びＮＲＺＩコーディング方法の両方におい
て、データ信号はクロック周波数におけるスペクトル成
分を有するものではない。両方のコーディング方法にお
いて、データストリームは、幾つかの相継ぐビットフレ
ームに対し信号遷移を有することがない場合があり、そ
のことは、多くの従来の位相検知器に対して困難性を発
生させる。
ータはＮＲＺ又はＮＲＺＩのデータコーディングを使用
して送信される。なぜならば、この様なコーディングは
帯域幅が効率的だからである。ＮＲＺコーディング方法
においては、「１」ビットは、全ビットフレームに対し
論理高電圧を有するビットフレームにより送信され、且
つ「０」ビットは全ビットフレームに対し論理低電圧を
有するビットフレームにより送信される。ＮＲＺＩコー
ディング方法においては、「０」ビットは、信号遷移が
存在しないビットフレームにより送信され、且つ「１」
は信号遷移が存在するビットフレームにより送信され
る。ＮＲＺ及びＮＲＺＩコーディング方法の両方におい
て、データ信号はクロック周波数におけるスペクトル成
分を有するものではない。両方のコーディング方法にお
いて、データストリームは、幾つかの相継ぐビットフレ
ームに対し信号遷移を有することがない場合があり、そ
のことは、多くの従来の位相検知器に対して困難性を発
生させる。
【０００４】幾つかのビットフレームをオシロスコープ
スクリーン上に重ね合わせると、「アイオープンニン
グ」として知られるパターンが形成される。各ビットフ
レーム内において、そのフレームに対するビット値をデ
コードするために、信号値をサンプルせねばならない。
各ビットフレームの中心におけるサンプリングが理想的
であるが、回路遅延及びその他の信号歪が、ＰＬＬが正
確にビットフレームの中心を追従するようにさせること
は極めて困難なものとする場合がある。
スクリーン上に重ね合わせると、「アイオープンニン
グ」として知られるパターンが形成される。各ビットフ
レーム内において、そのフレームに対するビット値をデ
コードするために、信号値をサンプルせねばならない。
各ビットフレームの中心におけるサンプリングが理想的
であるが、回路遅延及びその他の信号歪が、ＰＬＬが正
確にビットフレームの中心を追従するようにさせること
は極めて困難なものとする場合がある。
【０００５】ＮＲＺデータ回復回路において使用されて
いる多くの従来の位相検知器において見出だされる一つ
の問題は「遅延不整合問題」である。図１に示した如
く、この様な従来の位相検知器（例えば、乗算器又は排
他的ＯＲ位相検知器）は、入力データ信号のクロック周
波数のスペクトル成分を再生させるために、位相検知器
の前に非線形要素（例えば、スクエアリング装置）を配
置させることを必要とする。この様な方法における主要
な問題は、データ回復信号経路におけるデータ信号が、
クロック回復のために使用される非線形要素を介して伝
搬する信号と同一の時間量だけ遅延されねばならないと
いうことである。これら二つの個別的な回路（即ち、非
線形装置と遅延不整合回路）との間のミスマッチ即ち不
整合は、最適なサンプリング点からの回復クロックの不
整合を発生し、その結果静的整合エラー（ＳＡＥ）を発
生し且つデータデコーディングエラーを発生するより高
い蓋然性がある。
いる多くの従来の位相検知器において見出だされる一つ
の問題は「遅延不整合問題」である。図１に示した如
く、この様な従来の位相検知器（例えば、乗算器又は排
他的ＯＲ位相検知器）は、入力データ信号のクロック周
波数のスペクトル成分を再生させるために、位相検知器
の前に非線形要素（例えば、スクエアリング装置）を配
置させることを必要とする。この様な方法における主要
な問題は、データ回復信号経路におけるデータ信号が、
クロック回復のために使用される非線形要素を介して伝
搬する信号と同一の時間量だけ遅延されねばならないと
いうことである。これら二つの個別的な回路（即ち、非
線形装置と遅延不整合回路）との間のミスマッチ即ち不
整合は、最適なサンプリング点からの回復クロックの不
整合を発生し、その結果静的整合エラー（ＳＡＥ）を発
生し且つデータデコーディングエラーを発生するより高
い蓋然性がある。
【０００６】以下に説明する如く、本発明は、データ回
復及びクロック回復に対して別々の信号経路を設ける必
要性を除去し且つデータ及びクロック信号の両方に対し
て事実上同一の遅延を有する同一の回路を使用すること
により遅延不整合問題を解消している。
復及びクロック回復に対して別々の信号経路を設ける必
要性を除去し且つデータ及びクロック信号の両方に対し
て事実上同一の遅延を有する同一の回路を使用すること
により遅延不整合問題を解消している。
【０００７】本発明により処置される別の問題は「デュ
ーティサイクル歪」に関するものである。例えばファイ
バ分散データインターフェース（ＦＤＤＩ）システムな
どのような非常に高速のオプチカルデータ通信において
は、入力データが大きなデューティサイクル歪（ＤＣ
Ｄ）及びデータパターン依存性ジッター（ＤＤＪ）を有
する場合がある。ＤＣＤは、データ信号の正向遷移及び
／又は負向遷移が各ビットフレーム内のそれらの理想的
な位置からシフトされることにより特性付けられる。簡
単な類推として、ＤＤＪは、信号を正確にサンプルする
ことが可能なアイオープニングを動的に変化させるとい
う点において、ＤＣＤと同様の効果を発生するものと考
えることが可能である。
ーティサイクル歪」に関するものである。例えばファイ
バ分散データインターフェース（ＦＤＤＩ）システムな
どのような非常に高速のオプチカルデータ通信において
は、入力データが大きなデューティサイクル歪（ＤＣ
Ｄ）及びデータパターン依存性ジッター（ＤＤＪ）を有
する場合がある。ＤＣＤは、データ信号の正向遷移及び
／又は負向遷移が各ビットフレーム内のそれらの理想的
な位置からシフトされることにより特性付けられる。簡
単な類推として、ＤＤＪは、信号を正確にサンプルする
ことが可能なアイオープニングを動的に変化させるとい
う点において、ＤＣＤと同様の効果を発生するものと考
えることが可能である。
【０００８】入力データストリームを正確にデコードし
且つデータストリームがデューティサイクル歪又はデー
タパターン依存性ジッターを有する場合であっても許容
可能なビットエラーレートを維持するためには、位相検
知器がＰＬＬに対して「比例的な位相エラー情報」を供
給し、従ってＰＬＬが該アイオープニングの統計的中心
を捜し出すことが可能であることが望ましい。
且つデータストリームがデューティサイクル歪又はデー
タパターン依存性ジッターを有する場合であっても許容
可能なビットエラーレートを維持するためには、位相検
知器がＰＬＬに対して「比例的な位相エラー情報」を供
給し、従ってＰＬＬが該アイオープニングの統計的中心
を捜し出すことが可能であることが望ましい。
【０００９】高いデューティサイクル歪を有する入力Ｎ
ＲＺ又はＮＲＺＩデータストリームの場合、正及び負の
データ遷移により発生される位相エラー情報間に大きな
差異が存在している。その結果、従来のエッジトリガ型
位相検知器は、位相エラー平均化のために二つの位相検
知器を必要としており、即ち、正の遷移を検知するため
に一つと負の遷移を検知するために一つの合計二つであ
る。クロック回復及びデータ回復信号経路の間の遅延不
整合はいまだに深刻な問題である。更に、エッジトリガ
型位相検知器は入力信号グリッチを許容するものではな
い。
ＲＺ又はＮＲＺＩデータストリームの場合、正及び負の
データ遷移により発生される位相エラー情報間に大きな
差異が存在している。その結果、従来のエッジトリガ型
位相検知器は、位相エラー平均化のために二つの位相検
知器を必要としており、即ち、正の遷移を検知するため
に一つと負の遷移を検知するために一つの合計二つであ
る。クロック回復及びデータ回復信号経路の間の遅延不
整合はいまだに深刻な問題である。更に、エッジトリガ
型位相検知器は入力信号グリッチを許容するものではな
い。
【００１０】「量子化した位相サンプラ」回路として知
られる別の従来の位相検知器は、クロック周波数の２倍
で入力ＮＲＺデータストリームをサンプルし且つ位相エ
ラー情報を与えるためにデータ遷移を捜し出す。回復デ
ータは位相エラーサンプリング経路から派生されるので
遅延不整合問題は存在しない。しかしながら、該回路の
エッジを捜し出す特性のために、入力データストリーム
が厳しいＤＣＤ／ＤＤＪ歪を有している場合に、アイオ
ープニングの中心を捜し出すために該回路に対する比例
的な位相エラー情報は存在せず、回復クロックを彷徨わ
せることとなる。
られる別の従来の位相検知器は、クロック周波数の２倍
で入力ＮＲＺデータストリームをサンプルし且つ位相エ
ラー情報を与えるためにデータ遷移を捜し出す。回復デ
ータは位相エラーサンプリング経路から派生されるので
遅延不整合問題は存在しない。しかしながら、該回路の
エッジを捜し出す特性のために、入力データストリーム
が厳しいＤＣＤ／ＤＤＪ歪を有している場合に、アイオ
ープニングの中心を捜し出すために該回路に対する比例
的な位相エラー情報は存在せず、回復クロックを彷徨わ
せることとなる。
【００１１】
【発明が解決しようとする課題】本発明は、従来の上述
した如き位相検知器の問題を解消する位相検知器を提供
することである。
した如き位相検知器の問題を解消する位相検知器を提供
することである。
【００１２】
【課題を解決するための手段】本発明は、非常に高い周
波数のＮＲＺ又はＮＲＺＩクロック及びデータ回復回路
において使用する位相検知器回路を提供している。本位
相検知器回路は、入力ＮＲＺＩデータストリームを受取
ると共にフェーズロックループクロック信号を受取る。
受取ったデータストリームにおける各データ遷移に対し
て、本位相検知器は、二つのパルス信号ＰＤ１及びＰＤ
２の形態で比例的位相エラー情報を発生する。パルス信
号ＰＤ１はパルス幅ＴＷ１を有しており、それはデータ
信号遷移とＰＬＬクロック信号との間の位相エラーの大
きさと方向に対応している。パルス信号ＰＤ２はＰＬＬ
クロック信号の周期の半分に等しい固定した幅ＴＷ２を
有している。これら二つのパルス信号のパルス幅は、一
緒になって、入力データ信号とＰＬＬクロック信号との
間の位相エラー（但し、存在する場合）を表わす。ＰＬ
Ｌクロックの周波数は、位相ロック状態を維持するため
に、ＴＷ１−ＴＷ２の量に従って増加又は減少される。
波数のＮＲＺ又はＮＲＺＩクロック及びデータ回復回路
において使用する位相検知器回路を提供している。本位
相検知器回路は、入力ＮＲＺＩデータストリームを受取
ると共にフェーズロックループクロック信号を受取る。
受取ったデータストリームにおける各データ遷移に対し
て、本位相検知器は、二つのパルス信号ＰＤ１及びＰＤ
２の形態で比例的位相エラー情報を発生する。パルス信
号ＰＤ１はパルス幅ＴＷ１を有しており、それはデータ
信号遷移とＰＬＬクロック信号との間の位相エラーの大
きさと方向に対応している。パルス信号ＰＤ２はＰＬＬ
クロック信号の周期の半分に等しい固定した幅ＴＷ２を
有している。これら二つのパルス信号のパルス幅は、一
緒になって、入力データ信号とＰＬＬクロック信号との
間の位相エラー（但し、存在する場合）を表わす。ＰＬ
Ｌクロックの周波数は、位相ロック状態を維持するため
に、ＴＷ１−ＴＷ２の量に従って増加又は減少される。
【００１３】好適実施例においては、一対の隣接する正
及び負のデータ遷移からのＰＤ１及びＰＤ２パルス信号
を積分するか又は平均化させる。パルス検知器が平均化
した比例的な位相エラー情報をＰＬＬへ供給して、たと
え入力データストリームが厳しいデューティサイクル歪
及び／又はデータ依存性ジッターを有する場合であって
も、「アイオープニング」の統計的な中心を捜し出す。
パルス信号の幅における平均的差異は、入力データ信号
とＰＬＬクロック信号との間の平均位相エラーに比例し
ている。
及び負のデータ遷移からのＰＤ１及びＰＤ２パルス信号
を積分するか又は平均化させる。パルス検知器が平均化
した比例的な位相エラー情報をＰＬＬへ供給して、たと
え入力データストリームが厳しいデューティサイクル歪
及び／又はデータ依存性ジッターを有する場合であって
も、「アイオープニング」の統計的な中心を捜し出す。
パルス信号の幅における平均的差異は、入力データ信号
とＰＬＬクロック信号との間の平均位相エラーに比例し
ている。
【００１４】最も重要なことは、本位相検知器回路が、
回復データ信号ＲＸＤ及び回復クロック信号ＲＸＣを発
生させるために、事実上遅延不整合のない同一の回路要
素を使用しているという点である。更に、回復データ信
号は位相エラー検知経路における信号から派生され、デ
ータ回復及びクロック回復に対する二つの別個の回路に
対する必要性を取除いている。従って、ＮＲＺデータ回
復回路における従来の位相検知器に関連する「遅延不整
合」問題は事実上取除かれている。
回復データ信号ＲＸＤ及び回復クロック信号ＲＸＣを発
生させるために、事実上遅延不整合のない同一の回路要
素を使用しているという点である。更に、回復データ信
号は位相エラー検知経路における信号から派生され、デ
ータ回復及びクロック回復に対する二つの別個の回路に
対する必要性を取除いている。従って、ＮＲＺデータ回
復回路における従来の位相検知器に関連する「遅延不整
合」問題は事実上取除かれている。
【００１５】
【実施例】図２を参照すると、高周波数クロック／デー
タ回復フェーズロックループ（ＰＬＬ）１００が示され
ている。ＰＬＬ１００の機能は、入力１２５メガビット
／秒データ信号ＤINの周波数及び位相とマッチする周期
的クロック信号Ｐ_ＣＬＫを発生させることである。好
適実施例においては、データ信号ＤINはＮＲＺＩコード
化データ信号である。
タ回復フェーズロックループ（ＰＬＬ）１００が示され
ている。ＰＬＬ１００の機能は、入力１２５メガビット
／秒データ信号ＤINの周波数及び位相とマッチする周期
的クロック信号Ｐ_ＣＬＫを発生させることである。好
適実施例においては、データ信号ＤINはＮＲＺＩコード
化データ信号である。
【００１６】ＰＬＬ１００の主要なコンポーネントは以
下の如きものである。三段リングオシレータ１０２は約
２５０メガヘルツの周波数ｆ0 を有する３個の等しい位
相間隔の高周波数クロック信号Ｃ１乃至Ｃ３を発生す
る。波形合成器１０４（デジタル符号付き位相対周波数
変換器とも呼ばれる）は、周波数|ｆM |を持った３個の
等しい位相間隔の低周波数制御信号を発生し、尚ｆM は
データ信号ＤINとｆ0との間の周波数エラーに対応して
いる。より詳細に説明すると、周波数ｆM は、２ｆIN−
ｆ0 にほぼ等しくＰＬＬ１００により設定され、尚ｆIN
は入力データ信号ＤINのクロック周波数である。好適実
施例においては、波形合成器１０４は低コストの三角波
形デジタル合成器でありそれは三角波形を発生する。
尚、波形発生器１０４は、１９９１年４月５日付で出願
した米国特許出願により詳細に説明してある。
下の如きものである。三段リングオシレータ１０２は約
２５０メガヘルツの周波数ｆ0 を有する３個の等しい位
相間隔の高周波数クロック信号Ｃ１乃至Ｃ３を発生す
る。波形合成器１０４（デジタル符号付き位相対周波数
変換器とも呼ばれる）は、周波数|ｆM |を持った３個の
等しい位相間隔の低周波数制御信号を発生し、尚ｆM は
データ信号ＤINとｆ0との間の周波数エラーに対応して
いる。より詳細に説明すると、周波数ｆM は、２ｆIN−
ｆ0 にほぼ等しくＰＬＬ１００により設定され、尚ｆIN
は入力データ信号ＤINのクロック周波数である。好適実
施例においては、波形合成器１０４は低コストの三角波
形デジタル合成器でありそれは三角波形を発生する。
尚、波形発生器１０４は、１９９１年４月５日付で出願
した米国特許出願により詳細に説明してある。
【００１７】周波数制御オシレータ（ＦＣＯ）１１０は
クロック信号ＰＬＬ_ＣＬＫを発生し、その周波数はｆ0
＋ｆN に等しく、尚ｆN は２ｆIN−ｆ0 の量の符号に
従って正又は負である。ＰＬＬ_ＣＬＫクロック信号
は、回路１１４により２で割算されて、Ｐ_ＣＬＫ信号
を発生し、該信号はデータ信号ＤINの位相及び周波数ｆ
IN（約１２５ＭＨｚ）と一致すべき方形波信号である。
ＦＣＯ１１０については１９９１年に出願した米国特許
出願により詳細に説明してある。
クロック信号ＰＬＬ_ＣＬＫを発生し、その周波数はｆ0
＋ｆN に等しく、尚ｆN は２ｆIN−ｆ0 の量の符号に
従って正又は負である。ＰＬＬ_ＣＬＫクロック信号
は、回路１１４により２で割算されて、Ｐ_ＣＬＫ信号
を発生し、該信号はデータ信号ＤINの位相及び周波数ｆ
IN（約１２５ＭＨｚ）と一致すべき方形波信号である。
ＦＣＯ１１０については１９９１年に出願した米国特許
出願により詳細に説明してある。
【００１８】位相エラー検知器１５０は、断続的に、Ｐ
_ＣＬＫクロック信号の位相を入力信号ＤINの位相と比
較する。位相検知器１５０は、二つの成分ＰＤ１とＰＤ
２とを有する位相エラー信号を発生する。ＰＤ１及びＰ
Ｄ２は、位相エラー処理回路１５２により処理されて、
アップ／ダウン周波数調節信号Ｕ／Ｄ及びＤＡＴＡ−Ｖ
ＡＬＩＤを発生する。デジタルループフィルタ１５３に
よりフィルタ処理された後に、これらの周波数調節信号
は、波形合成器１０４により発生される制御信号の周波
数ｆM を調節するために使用される。
_ＣＬＫクロック信号の位相を入力信号ＤINの位相と比
較する。位相検知器１５０は、二つの成分ＰＤ１とＰＤ
２とを有する位相エラー信号を発生する。ＰＤ１及びＰ
Ｄ２は、位相エラー処理回路１５２により処理されて、
アップ／ダウン周波数調節信号Ｕ／Ｄ及びＤＡＴＡ−Ｖ
ＡＬＩＤを発生する。デジタルループフィルタ１５３に
よりフィルタ処理された後に、これらの周波数調節信号
は、波形合成器１０４により発生される制御信号の周波
数ｆM を調節するために使用される。
【００１９】位相検知器１５０は、事実上遅延不整合を
有することのない同一の回路要素を使用しており、最適
点において入力データをサンプリングすることを確保し
ている。位相エラー情報に加えて、本位相検知器は、更
に、回復データ信号ＲＸＤ及び回復クロック信号ＲＸＣ
を発生する。
有することのない同一の回路要素を使用しており、最適
点において入力データをサンプリングすることを確保し
ている。位相エラー情報に加えて、本位相検知器は、更
に、回復データ信号ＲＸＤ及び回復クロック信号ＲＸＣ
を発生する。
【００２０】好適な位相検知回路 図３を参照すると、位相検知器１５０が、ＣＥＬＬ１乃
至ＣＥＬＬ８として記号を付けた８個のセルを有してい
る。ＣＥＬＬ１乃至ＣＥＬＬ６は同一のＡＮＤ／ＯＲ回
路であり、従ってこれらのセルの各々を介しての信号遅
延Ｔ１−Ｔ６は事実上同一である。ＣＥＬＬ７及びＣＥ
ＬＬ８は同一のＡＮＤ／ＯＲ回路（ＸＯＲ機能を実施す
べく接続されている）であり、事実上同一の信号遅延Ｔ
７−Ｔ８を有している。
至ＣＥＬＬ８として記号を付けた８個のセルを有してい
る。ＣＥＬＬ１乃至ＣＥＬＬ６は同一のＡＮＤ／ＯＲ回
路であり、従ってこれらのセルの各々を介しての信号遅
延Ｔ１−Ｔ６は事実上同一である。ＣＥＬＬ７及びＣＥ
ＬＬ８は同一のＡＮＤ／ＯＲ回路（ＸＯＲ機能を実施す
べく接続されている）であり、事実上同一の信号遅延Ｔ
７−Ｔ８を有している。
【００２１】これら８個のセルの各々は二つのＡＮＤゲ
ート１７０−１７２を有しており、それらの出力端はＯ
Ｒゲート１７４の入力端へ接続されている。ＣＥＬＬ１
乃至ＣＥＬＬ６の各々におけるＡＮＤゲートは二つの入
力端を有しており、一方ＣＥＬＬ７及びＣＥＬＬ８の各
々におけるＡＮＤゲートは３個の入力端を有している。
ート１７０−１７２を有しており、それらの出力端はＯ
Ｒゲート１７４の入力端へ接続されている。ＣＥＬＬ１
乃至ＣＥＬＬ６の各々におけるＡＮＤゲートは二つの入
力端を有しており、一方ＣＥＬＬ７及びＣＥＬＬ８の各
々におけるＡＮＤゲートは３個の入力端を有している。
【００２２】ＣＥＬＬ１はデータ信号ＤINに対する１セ
ル遅延として使用されており、その出力はＢＤＩＮであ
り、且つＣＥＬＬ６はフェーズロックループクロックＰ
_ＣＬＫに対する１セル遅延として使用されており、そ
の出力はＢＰ_ＣＬＫである。ＣＥＬＬ２乃至ＣＥＬＬ
５はトランスペアレントラッチとして接続されている。
更に詳細に説明すると、ＣＥＬＬ２及びＣＥＬＬ３は、
マスタースレーブＤフリップフロップ１８０を形成して
おり、それは１クロックサイクルに対し入力データ信号
ＤINをラッチするために使用され、該回路により出力さ
れるラッチされたデータ信号はＲＸＤ２である。ＣＥＬ
Ｌ４及びＣＥＬＬ５は第二マスタースレーブＤフリップ
フロップ１８２を形成しており、それは１クロックサイ
クルに対するＲＸＤ２データ信号をラッチするために使
用され、該回路により出力される信号はＲＸＤ４であ
る。
ル遅延として使用されており、その出力はＢＤＩＮであ
り、且つＣＥＬＬ６はフェーズロックループクロックＰ
_ＣＬＫに対する１セル遅延として使用されており、そ
の出力はＢＰ_ＣＬＫである。ＣＥＬＬ２乃至ＣＥＬＬ
５はトランスペアレントラッチとして接続されている。
更に詳細に説明すると、ＣＥＬＬ２及びＣＥＬＬ３は、
マスタースレーブＤフリップフロップ１８０を形成して
おり、それは１クロックサイクルに対し入力データ信号
ＤINをラッチするために使用され、該回路により出力さ
れるラッチされたデータ信号はＲＸＤ２である。ＣＥＬ
Ｌ４及びＣＥＬＬ５は第二マスタースレーブＤフリップ
フロップ１８２を形成しており、それは１クロックサイ
クルに対するＲＸＤ２データ信号をラッチするために使
用され、該回路により出力される信号はＲＸＤ４であ
る。
【００２３】図４及び５を参照すると、フリップフロッ
プ１８０の動作は以下の如くである。Ｐ_ＣＬＫが低で
ある場合（図５参照）、ＤINの現在の値はＡＮＤゲート
１７０により読取られ且つＯＲゲート１７４によりＲＸ
Ｄ１へ転送される。Ｐ_ＣＬＫが高状態へ移行すると、
ラッチされたデータ値（ＲＸＤ１）がＣＥＬＬ３におけ
るＡＮＤゲート１７６を介してＲＸＤ２へ転送される。
更に、ＲＸＤ１の現在値がラッチされた値を保持するた
めにＣＥＬＬ２におけるＡＮＤゲート１７２を介してフ
ィードバックされる。次の半クロックサイクル期間中
に、Ｐ_ＣＬＫが低状態にあると、同様のフィードバッ
ク経路を使用してＲＸＤ２の値を維持する。従って、要
約すると、Ｐ_ＣＬＫが低状態にあると、新たなＤINデ
ータ値がＣＥＬＬ２内に読取られ、一方前にラッチされ
たデータ値はＣＥＬＬ３により保持される。Ｐ_ＣＬＫ
が高状態へ移行すると、ＣＥＬＬ２からのＲＸＤ１信号
がＣＥＬＬ３へ転送され、ＣＥＬＬ３に関連する遅延Ｔ
３の後にＲＸＤ２に表われる。従って、ＣＥＬＬ２及び
ＣＥＬＬ３はＴ３の「Ｑへのクロック」遅延を有するマ
スタースレーブＤフリップフロップとして動作する。図
５は、ＤINの負及び正の遷移の両方に対するフリップフ
ロップ１８０を介してのデータの流れを示している。
プ１８０の動作は以下の如くである。Ｐ_ＣＬＫが低で
ある場合（図５参照）、ＤINの現在の値はＡＮＤゲート
１７０により読取られ且つＯＲゲート１７４によりＲＸ
Ｄ１へ転送される。Ｐ_ＣＬＫが高状態へ移行すると、
ラッチされたデータ値（ＲＸＤ１）がＣＥＬＬ３におけ
るＡＮＤゲート１７６を介してＲＸＤ２へ転送される。
更に、ＲＸＤ１の現在値がラッチされた値を保持するた
めにＣＥＬＬ２におけるＡＮＤゲート１７２を介してフ
ィードバックされる。次の半クロックサイクル期間中
に、Ｐ_ＣＬＫが低状態にあると、同様のフィードバッ
ク経路を使用してＲＸＤ２の値を維持する。従って、要
約すると、Ｐ_ＣＬＫが低状態にあると、新たなＤINデ
ータ値がＣＥＬＬ２内に読取られ、一方前にラッチされ
たデータ値はＣＥＬＬ３により保持される。Ｐ_ＣＬＫ
が高状態へ移行すると、ＣＥＬＬ２からのＲＸＤ１信号
がＣＥＬＬ３へ転送され、ＣＥＬＬ３に関連する遅延Ｔ
３の後にＲＸＤ２に表われる。従って、ＣＥＬＬ２及び
ＣＥＬＬ３はＴ３の「Ｑへのクロック」遅延を有するマ
スタースレーブＤフリップフロップとして動作する。図
５は、ＤINの負及び正の遷移の両方に対するフリップフ
ロップ１８０を介してのデータの流れを示している。
【００２４】再度図３を参照すると、フリップフロップ
１８０がＤIN信号をサンプルし且つ捕獲する。フリップ
フロップ１８２が、シフトレジスタにおける次のビット
におけるのとほぼ同様に、次のクロックサイクルにおい
てフリップフロップ１８０の出力をサンプルし且つ格納
する。従って、入力データストリームにおいてデータ遷
移が存在する毎に、その遷移はＰ_ＣＬＫが高状態へ移
行した後にＲＸＤ２において反映され、且つ二つのフリ
ップフロップ１８０及び１８２の出力ＲＸＤ２及びＲＸ
Ｄ４は１クロックサイクル異なる。
１８０がＤIN信号をサンプルし且つ捕獲する。フリップ
フロップ１８２が、シフトレジスタにおける次のビット
におけるのとほぼ同様に、次のクロックサイクルにおい
てフリップフロップ１８０の出力をサンプルし且つ格納
する。従って、入力データストリームにおいてデータ遷
移が存在する毎に、その遷移はＰ_ＣＬＫが高状態へ移
行した後にＲＸＤ２において反映され、且つ二つのフリ
ップフロップ１８０及び１８２の出力ＲＸＤ２及びＲＸ
Ｄ４は１クロックサイクル異なる。
【００２５】ＣＥＬＬ７はＢＤＩＮ及びＲＸＤ２信号の
排他的ＯＲを発生し、その結果得られる信号はＰＤ１で
ある。理想的には、位相エラーが存在しない場合（即
ち、Ｐ_ＣＬＫの下降端においてデータ遷移が発生する
場合）、データ信号ＤINにおける各遷移は、それがＲＸ
Ｄ２信号において反映される前の半クロックサイクルに
おいて発生し、半クロックサイクルの幅ＴＷ１を有する
ＰＤ１パルスとなる。ＤINにおけるデータ遷移がＰ_Ｃ
ＬＫの下降端より進んでいるか又は遅れているような位
相エラーが存在する場合には、ＰＤ１パルスは、それぞ
れ、半クロックサイクルよりも長いか又は短いものとな
る。
排他的ＯＲを発生し、その結果得られる信号はＰＤ１で
ある。理想的には、位相エラーが存在しない場合（即
ち、Ｐ_ＣＬＫの下降端においてデータ遷移が発生する
場合）、データ信号ＤINにおける各遷移は、それがＲＸ
Ｄ２信号において反映される前の半クロックサイクルに
おいて発生し、半クロックサイクルの幅ＴＷ１を有する
ＰＤ１パルスとなる。ＤINにおけるデータ遷移がＰ_Ｃ
ＬＫの下降端より進んでいるか又は遅れているような位
相エラーが存在する場合には、ＰＤ１パルスは、それぞ
れ、半クロックサイクルよりも長いか又は短いものとな
る。
【００２６】ＣＥＬＬ８は「ＲＸＤ２ ＡＮＤ ＢＰ_
ＣＬＫ」と「ＲＸＤ４ ＡＮＤ ＢＰ_ＣＬＫ」との排
他的ＯＲを発生し、その結果得られる信号はＰＤ２であ
る。
ＣＬＫ」と「ＲＸＤ４ ＡＮＤ ＢＰ_ＣＬＫ」との排
他的ＯＲを発生し、その結果得られる信号はＰＤ２であ
る。
【００２７】従って、ＲＸＤ２とＲＸＤ４とが等しくな
い場合には、遅延されたクロック信号ＢＰ_ＣＬＫがＣ
ＥＬＬ８を介して通過することが許容され、固定された
パルス幅ＴＷ２はＢＰ_ＣＬＫクロック周期の半分に等
しい。
い場合には、遅延されたクロック信号ＢＰ_ＣＬＫがＣ
ＥＬＬ８を介して通過することが許容され、固定された
パルス幅ＴＷ２はＢＰ_ＣＬＫクロック周期の半分に等
しい。
【００２８】図６は図３に示した位相検知器回路１５０
の論理的に等価な回路を示している。ＣＥＬＬ１乃至Ｃ
ＥＬＬ６の伝搬遅延Ｔ１−Ｔ６は、ＣＥＬＬ７乃至ＣＥ
ＬＬ８の伝搬遅延Ｔ７−Ｔ８と同じく、ほぼ等しい。よ
り重要なことであるが、位相エラーを測定する位相検知
器回路の部分において、理想的な回路要素を使用して、
ＤIN及びＰ_ＣＬＫに対するゲート遅延がＲＸＤ２及び
ＲＸＤ４における「Ｑへのクロック」遅延と等しく、従
ってゼロ位相エラーにおいて、パルス幅ＴＷ１はＰ_Ｃ
ＬＫ周期の半分であるパルス幅ＴＷ２と等しいことを確
保している。この構成は、Ｐ_ＣＬＫがデータ記号のほ
ぼ中心においてＤINをサンプルすることを確保してい
る。
の論理的に等価な回路を示している。ＣＥＬＬ１乃至Ｃ
ＥＬＬ６の伝搬遅延Ｔ１−Ｔ６は、ＣＥＬＬ７乃至ＣＥ
ＬＬ８の伝搬遅延Ｔ７−Ｔ８と同じく、ほぼ等しい。よ
り重要なことであるが、位相エラーを測定する位相検知
器回路の部分において、理想的な回路要素を使用して、
ＤIN及びＰ_ＣＬＫに対するゲート遅延がＲＸＤ２及び
ＲＸＤ４における「Ｑへのクロック」遅延と等しく、従
ってゼロ位相エラーにおいて、パルス幅ＴＷ１はＰ_Ｃ
ＬＫ周期の半分であるパルス幅ＴＷ２と等しいことを確
保している。この構成は、Ｐ_ＣＬＫがデータ記号のほ
ぼ中心においてＤINをサンプルすることを確保してい
る。
【００２９】本発明における理想的な回路セルの使用
は、更に、ＰＤ１及びＰＤ２パルス幅における忠実性を
確保している。更に、回復データ及び位相エラー発生の
両方に対して共通の信号経路を使用することにより、本
発明の位相検知器は静的整合エラー（ＳＡＥ）を最小と
している。ＮＲＺデータ回復回路における従来の位相検
知器に関連する「遅延不整合」問題は事実上取除かれて
いる。
は、更に、ＰＤ１及びＰＤ２パルス幅における忠実性を
確保している。更に、回復データ及び位相エラー発生の
両方に対して共通の信号経路を使用することにより、本
発明の位相検知器は静的整合エラー（ＳＡＥ）を最小と
している。ＮＲＺデータ回復回路における従来の位相検
知器に関連する「遅延不整合」問題は事実上取除かれて
いる。
【００３０】図７及び８は、ＮＲＺＩデータに対し論理
「１」記号を表わす負及び正のデータ遷移に対する位相
検知器１５０の動作のタイミング線図を示している。負
データ信号遷移に対する位相エラーはΦＥ１で示してあ
り、且つ正のデータ信号遷移に対する位相エラーはΦＥ
２で示してある。Ｐ_ＣＬＫ信号の各半サイクルは、４
ナノ秒を有している（尚、Ｐ_ＣＬＫが１２５ＭＨｚで
稼動しているものと仮定する）。
「１」記号を表わす負及び正のデータ遷移に対する位相
検知器１５０の動作のタイミング線図を示している。負
データ信号遷移に対する位相エラーはΦＥ１で示してあ
り、且つ正のデータ信号遷移に対する位相エラーはΦＥ
２で示してある。Ｐ_ＣＬＫ信号の各半サイクルは、４
ナノ秒を有している（尚、Ｐ_ＣＬＫが１２５ＭＨｚで
稼動しているものと仮定する）。
【００３１】図３に示したセルに関連する遅延は、これ
らの図面においては、時間値Ｔ１乃至Ｔ８で示してあ
る。各ＰＤ２パルスの幅は半クロックサイクルでありＴ
Ｗ２で示してある。データ信号ＤINとクロック信号Ｐ_
ＣＬＫとの間の位相エラーに従って変化する各ＰＤ１パ
ルスの幅はＴＷ１Ａ及びＴＷ１Ｂとして示してある（そ
れぞれ、負及び正のデータ遷移に対して）。
らの図面においては、時間値Ｔ１乃至Ｔ８で示してあ
る。各ＰＤ２パルスの幅は半クロックサイクルでありＴ
Ｗ２で示してある。データ信号ＤINとクロック信号Ｐ_
ＣＬＫとの間の位相エラーに従って変化する各ＰＤ１パ
ルスの幅はＴＷ１Ａ及びＴＷ１Ｂとして示してある（そ
れぞれ、負及び正のデータ遷移に対して）。
【００３２】一例として、図７及び８において、ΦＥ１
は１．２ナノ秒と等しく且つΦＥ２は１．４ナノ秒に等
しい。該セルが約１ナノ秒の等しい遅延を有する場合に
は、ＴＷ１Ａは約２．８ナノ秒に等しく、ＴＷ１Ｂは約
２．６ナノ秒に等しく、且つＴＷ２は約４．０ナノ秒に
等しい。
は１．２ナノ秒と等しく且つΦＥ２は１．４ナノ秒に等
しい。該セルが約１ナノ秒の等しい遅延を有する場合に
は、ＴＷ１Ａは約２．８ナノ秒に等しく、ＴＷ１Ｂは約
２．６ナノ秒に等しく、且つＴＷ２は約４．０ナノ秒に
等しい。
【００３３】理解される如く、ＲＸＤ２は、Ｐ_ＣＬＫ
の次の正の遷移の後Ｔ３の遅延でＤINにおける遷移に追
従する。ＲＸＤ４は、１クロックサイクルの後ＲＸＤ２
に追従する。従って、ＤINからＲＸＤ４への遅延は約
１．５クロックサイクルである。回復されたＮＲＺＩデ
ータ信号ＲＸＤ４は、例えば３００及び３０２の点など
の回復クロック信号ＢＰ_ＣＬＫの各負の遷移において
サンプルされるべきである。
の次の正の遷移の後Ｔ３の遅延でＤINにおける遷移に追
従する。ＲＸＤ４は、１クロックサイクルの後ＲＸＤ２
に追従する。従って、ＤINからＲＸＤ４への遅延は約
１．５クロックサイクルである。回復されたＮＲＺＩデ
ータ信号ＲＸＤ４は、例えば３００及び３０２の点など
の回復クロック信号ＢＰ_ＣＬＫの各負の遷移において
サンプルされるべきである。
【００３４】理想的には、データ信号ＤINにおける各遷
移は、Ｐ_ＣＬＫの負の遷移と同時的に発生すべきであ
る。データ信号ＤINにおけるデータ遷移がＰ_ＣＬＫク
ロックサイクル期間中に負の遷移に対して進んでいるか
又は遅れているような位相エラーが存在する場合には、
ＰＤ１パルスは１．５クロックサイクルよりも長いか又
は短い。図７及び８に示した例においては、データ信号
はＰ_ＣＬＫの負の遷移に遅れており、そのことは、ク
ロックが多少速すぎることを意味している。その結果、
ＰＤ１パルスは位相エラーに比例する量だけＰＤ２パル
スよりも短い。この位相エラー情報が処理されると、Ｐ
ＬＬのクロックレートが多少減少され、Ｐ_ＣＬＫ信号
の端部をしてＤIN信号における遷移に追い付かせる。注
意すべきことであるが、データ信号における一つの遷移
がＰ_ＣＬＫの負の遷移より進んでいる場合、即ちクロ
ックが遅すぎる場合には、ＰＤ１パルスは、位相エラー
に比例する量だけＰＤ２パルスよりも長い。
移は、Ｐ_ＣＬＫの負の遷移と同時的に発生すべきであ
る。データ信号ＤINにおけるデータ遷移がＰ_ＣＬＫク
ロックサイクル期間中に負の遷移に対して進んでいるか
又は遅れているような位相エラーが存在する場合には、
ＰＤ１パルスは１．５クロックサイクルよりも長いか又
は短い。図７及び８に示した例においては、データ信号
はＰ_ＣＬＫの負の遷移に遅れており、そのことは、ク
ロックが多少速すぎることを意味している。その結果、
ＰＤ１パルスは位相エラーに比例する量だけＰＤ２パル
スよりも短い。この位相エラー情報が処理されると、Ｐ
ＬＬのクロックレートが多少減少され、Ｐ_ＣＬＫ信号
の端部をしてＤIN信号における遷移に追い付かせる。注
意すべきことであるが、データ信号における一つの遷移
がＰ_ＣＬＫの負の遷移より進んでいる場合、即ちクロ
ックが遅すぎる場合には、ＰＤ１パルスは、位相エラー
に比例する量だけＰＤ２パルスよりも長い。
【００３５】図９及び１０は、ＮＲＺＩデータに対する
論理「０」記号を表わすデータストリームの二つの可能
な場合を示している。これらの図は、データストリーム
ＤIN内に遷移が存在しない場合には、ＰＤ１及びＰＤ２
パルスが発生されないことを示している。ＦＣＯ（図１
参照）により発生されるクロック信号Ｐ_ＣＬＫの周波
数は不変のままである。
論理「０」記号を表わすデータストリームの二つの可能
な場合を示している。これらの図は、データストリーム
ＤIN内に遷移が存在しない場合には、ＰＤ１及びＰＤ２
パルスが発生されないことを示している。ＦＣＯ（図１
参照）により発生されるクロック信号Ｐ_ＣＬＫの周波
数は不変のままである。
【００３６】図１１は位相検知器の伝達特性を示してい
る。図示した如く、この伝達関数は次式で表わされる如
く−π乃至＋πの範囲に亘り線形である。
る。図示した如く、この伝達関数は次式で表わされる如
く−π乃至＋πの範囲に亘り線形である。
【００３７】ΦＥ＝Ｋ（ＴＷ１−ＴＷ２） 尚、Ｋはラジアン／秒の単位次元を有する定数である。
１２５ＭＨｚにおけるＤINの場合、Ｋ＝２πラジアン／
８ナノ秒である。
１２５ＭＨｚにおけるＤINの場合、Ｋ＝２πラジアン／
８ナノ秒である。
【００３８】ＮＲＺ及びＮＲＺＩデータストリームの場
合、正のデータ遷移は、常に、負のデータ遷移によって
追従されるものでなければならず、且つその逆も又真で
ある。ある期間に亘り、位相エラーは次式で表わすこと
が可能である。
合、正のデータ遷移は、常に、負のデータ遷移によって
追従されるものでなければならず、且つその逆も又真で
ある。ある期間に亘り、位相エラーは次式で表わすこと
が可能である。
【００３９】 ΦＥ１＝Ｋ（ＴＷ１Ａ−ＴＷ２） ΦＥ２＝Ｋ（ＴＷ１Ｂ−ＴＷ２） Ｎ対の隣接する正及び負のデータ遷移に亘っての平均位
相エラーΦＥ（ＡＶＧ）は次式で与えられる。
相エラーΦＥ（ＡＶＧ）は次式で与えられる。
【００４０】
【数１】
【００４１】図１２はジッターを有するＤINにおけるＮ
ＲＺＩデータストリームに対する位相検知器のタイミン
グ線図を示している。位相検知器により発生される位相
エラー情報は、ＰＬＬをしてそのクロックＰ_ＣＬＫの
位相を調節させ、その場合にＴＷ１Ａ＋ＴＷ１Ｂの平均
が２ＴＷ２と等しくなるように調節させる。換言する
と、Ｐ_ＣＬＫは位相エラーΦＥが平均して０と等しい
ように、ジッターの統計的平均値へフェーズロックされ
る。
ＲＺＩデータストリームに対する位相検知器のタイミン
グ線図を示している。位相検知器により発生される位相
エラー情報は、ＰＬＬをしてそのクロックＰ_ＣＬＫの
位相を調節させ、その場合にＴＷ１Ａ＋ＴＷ１Ｂの平均
が２ＴＷ２と等しくなるように調節させる。換言する
と、Ｐ_ＣＬＫは位相エラーΦＥが平均して０と等しい
ように、ジッターの統計的平均値へフェーズロックされ
る。
【００４２】図１３は、デューティサイクル歪を有する
ＤINにおけるＮＲＺＩデータストリームを有する位相検
知器のタイミング線図を示している。一つのタイプの遷
移（例えば、負遷移）に対するパルス幅ＴＷ１Ａは、反
対のタイプの遷移（例えば、正遷移）に対してパルス幅
ＴＷ１Ｂが長くされているのとほぼ同一の量Ｄ／２だけ
短くされている。前述した如く、本発明の位相エラープ
ロセサ１５２は、隣接する正及び負の遷移の位相エラー
を平均化し、且つ、その際に、ＰＬＬを「アイオープニ
ング」の統計的中心にロックさせることを可能としてい
る。
ＤINにおけるＮＲＺＩデータストリームを有する位相検
知器のタイミング線図を示している。一つのタイプの遷
移（例えば、負遷移）に対するパルス幅ＴＷ１Ａは、反
対のタイプの遷移（例えば、正遷移）に対してパルス幅
ＴＷ１Ｂが長くされているのとほぼ同一の量Ｄ／２だけ
短くされている。前述した如く、本発明の位相エラープ
ロセサ１５２は、隣接する正及び負の遷移の位相エラー
を平均化し、且つ、その際に、ＰＬＬを「アイオープニ
ング」の統計的中心にロックさせることを可能としてい
る。
【００４３】図３に示した本発明における理想的な回路
セルの使用は、ＰＤ１及びＰＤ２パルス幅において最小
の歪とすることを確保している。特に、ＣＥＬＬ１，Ｃ
ＥＬＬ３，ＣＥＬＬ５，ＣＥＬＬ６における同一の回路
要素は、ＰＬＬが事実上アイオープニングの最適中心に
ロックされる場合に、ＴＷ１及びＴＷ２の両方がＰ_Ｃ
ＬＫクロックサイクルの半分に等しいことを確保してい
る。
セルの使用は、ＰＤ１及びＰＤ２パルス幅において最小
の歪とすることを確保している。特に、ＣＥＬＬ１，Ｃ
ＥＬＬ３，ＣＥＬＬ５，ＣＥＬＬ６における同一の回路
要素は、ＰＬＬが事実上アイオープニングの最適中心に
ロックされる場合に、ＴＷ１及びＴＷ２の両方がＰ_Ｃ
ＬＫクロックサイクルの半分に等しいことを確保してい
る。
【００４４】小さな位相エラーの場合には、ＰＤ１のパ
ルス幅は０に近付くものではなく、Ｐ_ＣＬＫクロック
サイクルの半分に等しいＰＤ２のパルス幅に近付く（例
えば、１２５ＭＨｚデータ信号の場合４ナノ秒）。この
構成は、下流側の論理ゲートに対し十分なパルス幅を与
え、位相エラーが存在しない場合に０のパルス幅を有す
るパルス信号を発生するある従来の位相検知器に関連し
たデッドバンド問題を回避している。更に、本発明によ
り発生される位相エラー情報は、それが、既に、ロック
用の基準値（即ち、ＰＤ２の幅）を有しているという点
において自己充足的である。これらのＰＤ１及びＰＤ２
信号の特性は、位相検知器１５０を堅牢で且つ作業する
ことが容易なものとしている。
ルス幅は０に近付くものではなく、Ｐ_ＣＬＫクロック
サイクルの半分に等しいＰＤ２のパルス幅に近付く（例
えば、１２５ＭＨｚデータ信号の場合４ナノ秒）。この
構成は、下流側の論理ゲートに対し十分なパルス幅を与
え、位相エラーが存在しない場合に０のパルス幅を有す
るパルス信号を発生するある従来の位相検知器に関連し
たデッドバンド問題を回避している。更に、本発明によ
り発生される位相エラー情報は、それが、既に、ロック
用の基準値（即ち、ＰＤ２の幅）を有しているという点
において自己充足的である。これらのＰＤ１及びＰＤ２
信号の特性は、位相検知器１５０を堅牢で且つ作業する
ことが容易なものとしている。
【００４５】ＰＤ１及びＰＤ２位相エラー信号の解釈及
び処理 図２及び１４を参照すると、位相検知器１５０からのＰ
Ｄ１及びＰＤ２パルス信号を処理するために位相エラー
プロセサ１５２が使用されている。４４個のクロック周
期の各周期期間中（約３５２ナノ秒）、インターフェー
ス１５８が、二つの相継ぐデータ遷移からの位相エラー
情報が位相エラー積分器１６０へ伝搬することを許容す
る。その情報が処理されている間、インターフェース１
５８はその後の位相情報が積分器１６０へ印加されるこ
とを阻止する。ＰＤ１及びＰＤ２信号のパルス幅は二つ
のコンデンサ１５４及び１５６上で積分される（即ち、
平均化される）。二つの相継ぐＰＤ１及びＰＤ２パルス
に起因するこれら二つのコンデンサ上に蓄積された電圧
は、隣接する正及び負のデータ遷移の平均化した位相エ
ラーに対応する。
び処理 図２及び１４を参照すると、位相検知器１５０からのＰ
Ｄ１及びＰＤ２パルス信号を処理するために位相エラー
プロセサ１５２が使用されている。４４個のクロック周
期の各周期期間中（約３５２ナノ秒）、インターフェー
ス１５８が、二つの相継ぐデータ遷移からの位相エラー
情報が位相エラー積分器１６０へ伝搬することを許容す
る。その情報が処理されている間、インターフェース１
５８はその後の位相情報が積分器１６０へ印加されるこ
とを阻止する。ＰＤ１及びＰＤ２信号のパルス幅は二つ
のコンデンサ１５４及び１５６上で積分される（即ち、
平均化される）。二つの相継ぐＰＤ１及びＰＤ２パルス
に起因するこれら二つのコンデンサ上に蓄積された電圧
は、隣接する正及び負のデータ遷移の平均化した位相エ
ラーに対応する。
【００４６】比較器１６２がこれら二つの積分した電圧
の間の差の符号を決定し、それは相継ぐ正及び負のデー
タ遷移に起因する平均位相エラーの符号を表わしてい
る。比較器１６２の出力は論理信号Ｕ／Ｄ（アップ／ダ
ウン）であり、それは、波形合成器及びＦＣＯに対し
て、フェーズロックしたクロックＰ_ＣＬＫの周波数を
増加させるか又は減少させるべく指示する。
の間の差の符号を決定し、それは相継ぐ正及び負のデー
タ遷移に起因する平均位相エラーの符号を表わしてい
る。比較器１６２の出力は論理信号Ｕ／Ｄ（アップ／ダ
ウン）であり、それは、波形合成器及びＦＣＯに対し
て、フェーズロックしたクロックＰ_ＣＬＫの周波数を
増加させるか又は減少させるべく指示する。
【００４７】一対のデータ遷移からの位相エラー情報が
処理された後に、インターフェース１５８はこれら二つ
の積分用コンデンサ１５４及び１５６を放電させ、次い
で別の一対のデータ遷移からのＰＤ１及びＰＤ２位相エ
ラー情報が次の時間フレームにおいて処理される。
処理された後に、インターフェース１５８はこれら二つ
の積分用コンデンサ１５４及び１５６を放電させ、次い
で別の一対のデータ遷移からのＰＤ１及びＰＤ２位相エ
ラー情報が次の時間フレームにおいて処理される。
【００４８】４４クロック周期時間フレーム期間中のデ
ータ遷移密度が予測されたものよりも少ない場合（ＦＤ
ＤＩの場合、最小エッジ（端部）密度は１０クロック周
期当り１個の遷移である）、位相エラープロセサ１５２
はフェーズロックしたクロックの不必要なディザー操作
を防止するために「データ−有効」出力信号をディスエ
ーブル即ち動作不能状態とさせる。このデータ−有効信
号は、プロセサ１５２がフェーズロックループの周波数
を調節する準備がなされている場合にのみイネーブル即
ち動作可能状態となる。このデータ−有効信号がオフで
ある場合には、フェーズロックループの周波数はその現
在の設定状態に保持される。
ータ遷移密度が予測されたものよりも少ない場合（ＦＤ
ＤＩの場合、最小エッジ（端部）密度は１０クロック周
期当り１個の遷移である）、位相エラープロセサ１５２
はフェーズロックしたクロックの不必要なディザー操作
を防止するために「データ−有効」出力信号をディスエ
ーブル即ち動作不能状態とさせる。このデータ−有効信
号は、プロセサ１５２がフェーズロックループの周波数
を調節する準備がなされている場合にのみイネーブル即
ち動作可能状態となる。このデータ−有効信号がオフで
ある場合には、フェーズロックループの周波数はその現
在の設定状態に保持される。
【００４９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明の好適実施例をＮＲＺ及びＮＲＺＩ
データストリームのデータ及びクロック回復に対して設
計された場合について説明したが、本発明は、他のタイ
プのデータストリームを回復するために使用することが
可能であることは勿論である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明の好適実施例をＮＲＺ及びＮＲＺＩ
データストリームのデータ及びクロック回復に対して設
計された場合について説明したが、本発明は、他のタイ
プのデータストリームを回復するために使用することが
可能であることは勿論である。
【図１】 従来の位相検知器回路を示したブロック図。
【図２】 本発明に基づいて構成された位相検知器を組
込んだフェーズロックループ回路を示したブロック図。
込んだフェーズロックループ回路を示したブロック図。
【図３】 本発明の位相検知器の好適実施例を示した概
略図。
略図。
【図４】 好適実施例において使用したマスタースレー
ブＤフリップフロップ回路を示した概略図。
ブＤフリップフロップ回路を示した概略図。
【図５】 図４における回路の動作を示したタイミング
線図。
線図。
【図６】 図３の回路と論理的に等価な回路を示した簡
単化した概略図。
単化した概略図。
【図７】 図３における回路の動作を示したタイミング
線図。
線図。
【図８】 図３における回路の動作を示したタイミング
線図。
線図。
【図９】 図３における回路の動作を示したタイミング
線図。
線図。
【図１０】 図３における回路の動作を示したタイミン
グ線図。
グ線図。
【図１１】 本位相検知器の伝達測定を示した説明図。
【図１２】 ジッターを有するＮＲＺＩデータストリー
ムに対する位相検知器タイミング線図。
ムに対する位相検知器タイミング線図。
【図１３】 デューティサイクル歪を有するＮＲＺＩデ
ータストリームに対する位相検知器タイミング線図。
ータストリームに対する位相検知器タイミング線図。
【図１４】 図２における位相検知器により発生された
比例的位相エラー情報を処理する位相エラー処理回路を
示したブロック図。
比例的位相エラー情報を処理する位相エラー処理回路を
示したブロック図。
１００ フェーズロックループ（ＰＬＬ） １０２ リングオシレータ １０４ 波形合成器 １１０ 周波数制御オシレータ（ＦＣＯ） １５０ 位相エラー検知器 １５２ 位相エラー処理回路 １５３ デジタルループフィルタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7928−5Ｋ Ｈ０４Ｌ 7/02 Ｂ (72)発明者 ツン−キット チン アメリカ合衆国， カリフォルニア 95148， サン ノゼ， グレン ドーン ギャル ドライブ 2844
Claims (15)
- 【請求項１】 データ信号とクロック信号とを受取るデ
ータ回復回路において使用する位相エラー検知器におい
て、データ信号を受取り且つクロック信号の各周期にお
いて所定の時間において正遷移及び負遷移を有する周期
的クロック信号を受取る手段が設けられており、前記受
取る手段に結合されており前記データ信号が値を変化さ
せる場合に第一パルス信号を発生する第一パルス発生器
回路が設けられており、前記第一パルス信号は前記デー
タ信号値変化に対応する時間において開始し且つ前記ク
ロック信号の前記遷移のうちの所定の一つに対応する時
間において終了し、前記第一パルス信号は前記データ信
号の値変化と前記クロック信号の前記遷移のうちの前記
所定の一つとの間の時間量に対応するパルス幅ＴＷ１を
有しており、前記受取る手段に結合されており前記デー
タ信号が値を変化させる場合に第二パルス信号を発生す
る第二パルス発生器回路が設けられており、前記第二パ
ルス信号は前記クロック信号サイクルの所定の部分に対
応するパルス幅ＴＷ２を有しており、前記データ信号と
前記クロック信号との間に位相エラーが存在する場合に
はＴＷ１−ＴＷ２に比例することを特徴とする位相エラ
ー検知器。 - 【請求項２】 請求項１において、更に、前記第一及び
第二パルス発生器回路へ結合されており前記第一及び第
二パルス信号のパルス幅を比較し且つＴＷ１−ＴＷ２に
対応する位相エラー信号を発生する処理手段が設けられ
ていることを特徴とする位相エラー検知器。 - 【請求項３】 請求項２において、前記処理手段が、複
数個の前記第一パルス信号を積分するための第一積分手
段と、対応する複数個の前記第二パルス信号を積分する
第二積分手段と、前記第一及び第二積分手段へ結合され
ており積分された第一及び第二パルス信号の間の差に対
応する位相エラー信号を発生する比較手段とを有するこ
とを特徴とする位相エラー検知器。 - 【請求項４】 請求項２において、前記データ信号が交
互の正及び負の遷移を有しており、前記処理手段が、前
記データ信号における相継ぐ正及び負の遷移に対応する
前記第一パルス信号の少なくとも二つの相継ぐものを積
分する第一積分手段と、前記第一積分手段により積分さ
れた第一パルス信号に対応する前記第二パルス信号のう
ちの相継ぐものを積分する第二積分手段と、前記第一及
び第二積分手段に結合されており積分された第一及び第
二パルス信号の間の差に対応する位相エラー信号を発生
する比較手段とを有することを特徴とする位相エラー検
知器。 - 【請求項５】 請求項１において、前記第一パルス信号
のパルス幅が、前記データ信号とクロック信号との間に
位相エラーが存在しない場合に、平均的に、前記第二パ
ルス信号のパルス幅と等しいことを特徴とする位相エラ
ー検知器。 - 【請求項６】 請求項１において、前記第二パルス信号
が常に前記クロック信号サイクルの約半分のパルス幅を
有する基準信号であり、且つ前記第一パルス信号が、前
記データ信号とクロック信号との間に位相エラーが存在
しない場合に、平均的に、前記第二パルス信号のパルス
幅と等しいことを特徴とする位相エラー検知器。 - 【請求項７】 データ信号及び合成されたクロック信号
を受取るデータ回復回路において使用する位相エラー検
知器において、データ信号を受取り且つ伝搬遅延の後に
遅延されたデータ信号を発生するデータ遅延回路が設け
られており、前記クロック信号の各サイクルにおける所
定の時間において正及び負の遷移を有する循環的クロッ
ク信号を受取るラッチ回路が設けられており、前記ラッ
チ回路は、前記クロック信号の各サイクルにおける所定
の時間において前記データ信号を格納する第一副回路
と、前記クロック信号における所定の遷移の後に対応す
る遅延された格納データ信号を発生する第二副回路とを
有しており、前記データ遅延回路及び前記第二副回路は
同一の回路であり従って前記データ遅延回路を介しての
前記データ信号の伝搬遅延は前記第二副回路を介しての
前記格納データ信号の伝搬遅延と等しく、前記データ遅
延及びラッチ回路に結合されており前記遅延されたデー
タ信号及び前記遅延された格納データ信号が等しくない
場合に第一パルス信号を発生する排他的ＯＲ回路が設け
られており、前記第一パルス信号が前記データ信号と前
記クロック信号との間の位相差に対応する幅を有するこ
とを特徴とする位相エラー検知器。 - 【請求項８】 データ信号と合成されたクロック信号と
を受取るデータ回復回路において使用する位相エラー検
知器において、データ信号を受取り且つ伝搬遅延の後に
遅延されたデータ信号を発生するデータ遅延回路が設け
られており、前記クロック信号の各サイクルにおける所
定の時間において正及び負の遷移を有する循環的クロッ
ク信号を受取るラッチ回路が設けられており、前記ラッ
チ回路は、前記クロック信号の各サイクルにおける所定
の時間において前記データ信号を格納する第一副回路
と、前記クロック信号における所定の遷移の後対応する
遅延された格納データ信号を発生する第二副回路とを有
しており、前記データ遅延回路及び前記第二副回路は同
一の回路であり、従って前記データ遅延回路を介しての
前記データ信号の伝搬遅延は前記第二副回路を介しての
前記格納データ信号の伝搬遅延と等しく、前記データ遅
延及びラッチ回路へ結合されており前記遅延されたデー
タ信号と前記遅延された格納データ信号とが等しくない
場合には第一パルス信号を発生する第一排他的ＯＲ回路
が設けられており、前記第一パルス信号は前記データ信
号と前記クロック信号との間の位相差に対応するパルス
幅ＴＷ１を有しており、前記ラッチ回路へ結合されてお
り前記データ信号が値を変化させる場合に前記クロック
信号を受取り且つ第二パルス信号を発生する基準パルス
発生器が設けられており、前記第二パルス信号は前記ク
ロック信号サイクルの所定の部分に対応するパルス幅Ｔ
Ｗ２を有しており、前記データ信号と前記クロック信号
との間に位相差が存在する場合にはＴＷ１−ＴＷ２に比
例することを特徴とする位相エラー検知器。 - 【請求項９】 請求項８において、更に、前記第一及び
第二パルス発生器回路へ結合されており前記第一及び第
二パルス信号のパルス幅を比較し且つＴＷ１−ＴＷ２に
対応する位相エラー信号を発生する処理手段が設けられ
ていることを特徴とする位相エラー検知器。 - 【請求項１０】 請求項９において、前記処理手段が、
複数個の前記第一パルス信号を積分する第一積分手段
と、対応する複数個の前記第二パルス信号を積分する第
二積分手段と、前記第一及び第二積分手段へ結合されて
おり積分された第一及び第二パルス信号の間の差に対応
する位相エラー信号を発生する比較手段とを有すること
を特徴とする位相エラー検知器。 - 【請求項１１】 請求項９において、前記データ信号が
交互の正及び負の遷移を有しており、前記処理手段が、
前記データ信号における相継ぐ正及び負の遷移に対応す
る前記第一パルス信号の少なくとも二つの相継ぐものを
積分する第一積分手段と、前記第一積分手段により積分
された第一パルス信号に対応する前記第二パルス信号の
相継ぐものを積分する第二積分手段と、前記第一及び第
二積分手段へ結合されており積分された第一及び第二パ
ルス信号の間の差に対応する位相エラー信号を発生する
比較手段とを有することを特徴とする位相エラー検知
器。 - 【請求項１２】 請求項８において、前記第一パルス信
号が前記クロック信号における前記所定の遷移と前記デ
ータ信号における各遷移との間の時間量に等しいパルス
幅を有しており、且つ前記第一パルス信号のパルス幅
が、前記データ信号と前記クロック信号との間に位相エ
ラーが存在しない場合に、平均的に、前記第二パルス信
号のパルス幅と等しいことを特徴とする位相エラー検知
器。 - 【請求項１３】 請求項８において、前記第二パルス信
号が、常に、前記クロック信号の約半分のパルス幅を有
する基準信号であり、且つ前記第一パルス信号が、前記
データ信号と前記クロック信号との間に位相差が存在し
ない場合に、平均的に、前記第二パルス信号のパルス幅
と等しいことを特徴とする位相エラー検知器。 - 【請求項１４】 請求項８において、前記基準パルス発
生器回路が、前記クロック信号の正確に１サイクルの付
加的な遅延を有する前記遅延された格納データ信号を再
生する第二ラッチ回路と、前記クロック信号を受取り且
つ前記データ遅延回路の伝搬遅延に等しい伝搬遅延の後
に遅延されたクロック信号を発生するクロック遅延回路
と、前記ラッチ回路及び第二ラッチ回路へ結合されてお
り前記クロック信号を受取り且つ再生され遅延された格
納データ信号と前記遅延された格納データ信号とが等し
くない場合に、前記遅延されたクロック信号を再生する
ことにより前記第二パルス信号を発生する第二排他的Ｏ
Ｒ回路とを有することを特徴とする位相エラー検知器。 - 【請求項１５】 請求項８において、前記再生され遅延
された格納データ信号と前記遅延されたクロック信号と
が同期されている回復データ信号と回復クロック信号と
を有しており、前記回復クロック信号は前記回復クロッ
ク信号の各サイクルにおける所定の時間において正及び
負の遷移を有しており、前記回復データ信号の値におけ
る各変化が前記回復クロック信号の前記遷移のうちの所
定の一つと同期されていることを特徴とする位相エラー
検知器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73022891A | 1991-07-15 | 1991-07-15 | |
| US730228 | 1991-07-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276028A true JPH05276028A (ja) | 1993-10-22 |
Family
ID=24934487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18712392A Pending JPH05276028A (ja) | 1991-07-15 | 1992-07-14 | 非常に高い周波数のクロック及びデータ回復回路用の位相検知器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5329559A (ja) |
| EP (1) | EP0523885A1 (ja) |
| JP (1) | JPH05276028A (ja) |
| KR (1) | KR100234551B1 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69226150T2 (de) | 1991-11-05 | 1999-02-18 | Hsu Fu Chieh | Redundanzarchitektur für Schaltungsmodul |
| US5831467A (en) | 1991-11-05 | 1998-11-03 | Monolithic System Technology, Inc. | Termination circuit with power-down mode for use in circuit module architecture |
| US5498990A (en) | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
| WO1994003901A1 (en) * | 1992-08-10 | 1994-02-17 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
| US5553275A (en) * | 1993-07-13 | 1996-09-03 | Intel Corporation | Method and apparatus for synchronously detecting phase relationships between a high-frequency clock and a low-frequency clock |
| US5619686A (en) * | 1993-11-18 | 1997-04-08 | National Semiconductor Corporation | Source synchronized data transmission circuit |
| US5655113A (en) | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| US5692023A (en) * | 1994-11-04 | 1997-11-25 | Lsi Logic Corporation | Phase locked loop including distributed phase correction pulses for reducing output ripple |
| US6239627B1 (en) * | 1995-01-03 | 2001-05-29 | Via-Cyrix, Inc. | Clock multiplier using nonoverlapping clock pulses for waveform generation |
| US5477177A (en) * | 1995-01-11 | 1995-12-19 | National Semiconductor Corporation | Phase error processor circuit with a comparator input swapping technique |
| DE69527812T2 (de) * | 1995-04-26 | 2003-04-30 | Hitachi Koki Co., Ltd. | Elektrophotographisches aufzeichnungsgerät |
| US5825824A (en) * | 1995-10-05 | 1998-10-20 | Silicon Image, Inc. | DC-balanced and transition-controlled encoding method and apparatus |
| US5999571A (en) * | 1995-10-05 | 1999-12-07 | Silicon Image, Inc. | Transition-controlled digital encoding and signal transmission system |
| US5974464A (en) * | 1995-10-06 | 1999-10-26 | Silicon Image, Inc. | System for high speed serial video signal transmission using DC-balanced coding |
| US5684805A (en) * | 1995-11-30 | 1997-11-04 | Brown; Anthony Kevin Dale | Microwave multiphase detector |
| JPH09292477A (ja) * | 1995-12-29 | 1997-11-11 | Council Scient Ind Res | 電話回線を介して標準時刻を送受信可能なマスタ−／スレイブ・クロック装置 |
| US5778217A (en) * | 1996-04-02 | 1998-07-07 | Lite-On Communications Corp. | Parallel signal processing device for high-speed timing |
| US5777567A (en) * | 1996-06-14 | 1998-07-07 | Sun Microsystems, Inc. | System and method for serial to parallel data conversion using delay line |
| US6088415A (en) * | 1998-02-23 | 2000-07-11 | National Semiconductor Corporation | Apparatus and method to adaptively equalize duty cycle distortion |
| JP2898957B1 (ja) * | 1998-03-12 | 1999-06-02 | 日本テキサス・インスツルメンツ株式会社 | 位相比較回路 |
| US6064235A (en) * | 1998-03-18 | 2000-05-16 | International Business Machines Corporation | Shared path phase detector |
| US6577694B1 (en) * | 1999-11-08 | 2003-06-10 | International Business Machines Corporation | Binary self-correcting phase detector for clock and data recovery |
| US6987817B1 (en) * | 2000-07-17 | 2006-01-17 | Lsi Logic Corporation | Digital clock recovery PLL |
| US20020093994A1 (en) * | 2000-12-30 | 2002-07-18 | Norm Hendrickson | Reverse data de-skew method and system |
| US20020093986A1 (en) * | 2000-12-30 | 2002-07-18 | Norm Hendrickson | Forward data de-skew method and system |
| US20020090045A1 (en) * | 2001-01-10 | 2002-07-11 | Norm Hendrickson | Digital clock recovery system |
| WO2002062004A1 (en) | 2001-02-01 | 2002-08-08 | Vitesse Semiconductor Corporation | Rz recovery |
| US7366267B1 (en) * | 2001-03-07 | 2008-04-29 | Altera Corporation | Clock data recovery with double edge clocking based phase detector and serializer/deserializer |
| US6509801B1 (en) | 2001-06-29 | 2003-01-21 | Sierra Monolithics, Inc. | Multi-gigabit-per-sec clock recovery apparatus and method for optical communications |
| US7127017B1 (en) * | 2002-07-19 | 2006-10-24 | Rambus, Inc. | Clock recovery circuit with second order digital filter |
| US20040114702A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor |
| US6977959B2 (en) * | 2003-01-17 | 2005-12-20 | Xilinx, Inc. | Clock and data recovery phase-locked loop |
| US6956923B1 (en) * | 2003-01-17 | 2005-10-18 | Xilinx, Inc. | High speed phase detector architecture |
| US7505541B1 (en) | 2003-01-17 | 2009-03-17 | Xilinx, Inc. | NRZ/PAM-4/PRML triple mode phase and data detector |
| US20040228411A1 (en) * | 2003-05-12 | 2004-11-18 | Sony Corporation | Method and system for decoder clock control in presence of jitter |
| JP3712401B2 (ja) * | 2003-06-16 | 2005-11-02 | 沖電気工業株式会社 | 光受信装置 |
| US7292670B2 (en) * | 2003-08-06 | 2007-11-06 | Gennum Corporation | System and method for automatically correcting duty cycle distortion |
| US7688887B2 (en) * | 2003-09-02 | 2010-03-30 | Gennum Corporation | Precision adaptive equalizer |
| US7089444B1 (en) | 2003-09-24 | 2006-08-08 | Altera Corporation | Clock and data recovery circuits |
| US7265690B2 (en) * | 2003-09-25 | 2007-09-04 | Texas Instruments Incorporated | Simplified data recovery from high speed encoded data |
| DE10345236B3 (de) * | 2003-09-29 | 2005-03-10 | Infineon Technologies Ag | Verzögerungsregelkreis |
| US7340660B2 (en) * | 2003-10-07 | 2008-03-04 | International Business Machines Corporation | Method and system for using statistical signatures for testing high-speed circuits |
| US7200782B2 (en) * | 2003-10-23 | 2007-04-03 | Texas Instruments Incorporated | Clock recovery system for encoded serial data with simplified logic and jitter tolerance |
| US7119583B2 (en) * | 2004-03-31 | 2006-10-10 | Micron Technology, Inc. | Phase detector and method having hysteresis characteristics |
| US7512848B1 (en) * | 2004-09-29 | 2009-03-31 | Xilinx, Inc. | Clock and data recovery circuit having operating parameter compensation circuitry |
| US7751436B2 (en) * | 2005-05-24 | 2010-07-06 | Sony Corporation | System and method for dynamically establishing PLL speed based on receive buffer data accumulation for streaming video |
| US7423456B2 (en) * | 2006-12-01 | 2008-09-09 | Micron Technology, Inc. | Fast response time, low power phase detector circuits, devices and systems incorporating the same, and associated methods |
| WO2009076097A1 (en) * | 2007-12-06 | 2009-06-18 | Rambus Inc. | Edge-based loss-of-signal detection |
| US8630382B2 (en) * | 2009-03-27 | 2014-01-14 | Freescale Semiconductor, Inc. | Asynchronous data recovery methods and apparatus |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400667A (en) * | 1981-01-12 | 1983-08-23 | Sangamo Weston, Inc. | Phase tolerant bit synchronizer for digital signals |
| US4371974A (en) * | 1981-02-25 | 1983-02-01 | Rockwell International Corporation | NRZ Data phase detector |
| JPS58182938A (ja) * | 1982-04-21 | 1983-10-26 | Toshiba Corp | Ｐｌｌ形タイミング抽出回路 |
| US4584695A (en) * | 1983-11-09 | 1986-04-22 | National Semiconductor Corporation | Digital PLL decoder |
| US4635277A (en) * | 1985-10-21 | 1987-01-06 | Rockwell International Corporation | Digital clock recovery circuit apparatus |
| JP2718664B2 (ja) * | 1986-05-23 | 1998-02-25 | 株式会社日立製作所 | 位相同期検出回路 |
| GB2222751B (en) * | 1988-03-29 | 1992-08-26 | Plessey Co Plc | Clock driven data sampling circuit |
| KR920003598B1 (ko) * | 1988-12-22 | 1992-05-04 | 재단법인 한국전자통신 연구소 | Nrz비트 동기방식의 주파수 및 위상검출회로 |
| DE59008878D1 (de) * | 1989-06-15 | 1995-05-18 | Siemens Ag | Schaltungsanordnung zur phasenrichtigen Regenerierung eines Taktsignals. |
| GB8924202D0 (en) * | 1989-10-27 | 1989-12-13 | Ncr Co | Digital phase lock loop decoder |
| KR930007716B1 (ko) * | 1990-07-20 | 1993-08-18 | 재단법인 한국전자통신연구소 | 비트 동기를 위한 디지틀 위상 검출기 |
-
1992
- 1992-07-01 EP EP92306098A patent/EP0523885A1/en not_active Withdrawn
- 1992-07-14 KR KR1019920012499A patent/KR100234551B1/ko not_active IP Right Cessation
- 1992-07-14 JP JP18712392A patent/JPH05276028A/ja active Pending
-
1993
- 1993-03-04 US US08/026,266 patent/US5329559A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100234551B1 (ko) | 1999-12-15 |
| US5329559A (en) | 1994-07-12 |
| KR930003584A (ko) | 1993-02-24 |
| EP0523885A1 (en) | 1993-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05276028A (ja) | 非常に高い周波数のクロック及びデータ回復回路用の位相検知器 | |
| US5455540A (en) | Modified bang-bang phase detector with ternary output | |
| US6545507B1 (en) | Fast locking CDR (clock and data recovery circuit) with high jitter tolerance and elimination of effects caused by metastability | |
| US6628112B2 (en) | System and method for detecting phase offset in a phase-locked loop | |
| US4400667A (en) | Phase tolerant bit synchronizer for digital signals | |
| US4984255A (en) | Edge transition insensitive delay line system and method | |
| JP3263436B2 (ja) | 位相エラープロセサ | |
| US6914953B2 (en) | Multiphase clock recovery using D-type phase detector | |
| EP1016218B1 (en) | Phase detector for high speed clock recovery from random binary signals | |
| US8149980B2 (en) | System and method for implementing a phase detector to support a data transmission procedure | |
| EP0661842B1 (en) | Clock recovery using gated phase lock loop | |
| US7929654B2 (en) | Data sampling circuit and method for clock and data recovery | |
| JP2004507963A (ja) | データ・アイ・トラッキングを用いたデータ復元 | |
| JP2003526984A (ja) | データクロックト回復回路 | |
| US6263034B1 (en) | Circuit and technique for digital reduction of jitter transfer | |
| US5640523A (en) | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery | |
| US4696016A (en) | Digital clock recovery circuit for return to zero data | |
| JP2004135318A (ja) | 改善されたタイミングマージンを有する位相検出器 | |
| US6819728B2 (en) | Self-correcting multiphase clock recovery | |
| US4752942A (en) | Method and circuitry for extracting clock signal from received biphase modulated signal | |
| US4912730A (en) | High speed reception of encoded data utilizing dual phase resynchronizing clock recovery | |
| EP1547296B1 (en) | System and method for transferring data among transceivers substantially void of data dependent jitter | |
| CN1711691B (zh) | 具有均衡自动调节相位线路的锁相环 | |
| JP2002094494A (ja) | クロック回復回路 | |
| CA2774482C (en) | Data sampling circuit and method for clock and data recovery |