JP3263436B2 - 位相エラープロセサ - Google Patents
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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-
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、大略、非常に高い周波
数（例えば、５０ＭＨｚ以上）のフェーズロックループ
に関するものであって、更に詳細には、比例的位相検知
器とデジタル的に制御されるオシレータとの間のインタ
ーフェースとして機能する位相エラープロセサに関する
ものである。
数（例えば、５０ＭＨｚ以上）のフェーズロックループ
に関するものであって、更に詳細には、比例的位相検知
器とデジタル的に制御されるオシレータとの間のインタ
ーフェースとして機能する位相エラープロセサに関する
ものである。
【０００２】
【従来の技術】多くのフェーズロックループ（ＰＬＬ）
及び制御システムにおいて、先行及び後行する位相エラ
ーの直列論理表示は、二状態量子化位相検知器とデジタ
ル的に制御されるオシレータ（ＤＣＯ）との間の簡単で
且つ低コストのインターフェースを与えている。この直
列インターフェースの二つの論理状態は、ＤＣＯの出力
位相をしてその位相エラーの符号に応答して前進又は遅
滞させる。
及び制御システムにおいて、先行及び後行する位相エラ
ーの直列論理表示は、二状態量子化位相検知器とデジタ
ル的に制御されるオシレータ（ＤＣＯ）との間の簡単で
且つ低コストのインターフェースを与えている。この直
列インターフェースの二つの論理状態は、ＤＣＯの出力
位相をしてその位相エラーの符号に応答して前進又は遅
滞させる。
【０００３】例えばファイバ分散データインターフェー
ス（ＦＤＤＩ）などの多くの高速データ通信システムに
おいて、デューティサイクル歪（ＤＣＤ）及びデータパ
ターン依存性ジッター（ＤＤＪ）は厳しいものである。
この様なシステムにおいて、比例的位相検知器は二状態
量子化位相検知器よりも好適である。しかしながら、比
例的位相検知器は、長いデジタルワードを使用すること
を必要とする場合があり、そのことは処理するのにコス
ト高となる。例えば量子化位相検知器において使用され
るもののような直列インターフェースは簡単であるがＤ
ＣＤ／ＤＤＪ条件を充足するものではない。その結果、
ＤＣＤ／ＤＤＪ仕様を満足することを確保し且つデジタ
ル論理回路を使用してＰＬＬを実現することを可能とす
るために、直列論理信号内に比例的位相エラー情報を埋
め込むことの必要性が存在している。
ス（ＦＤＤＩ）などの多くの高速データ通信システムに
おいて、デューティサイクル歪（ＤＣＤ）及びデータパ
ターン依存性ジッター（ＤＤＪ）は厳しいものである。
この様なシステムにおいて、比例的位相検知器は二状態
量子化位相検知器よりも好適である。しかしながら、比
例的位相検知器は、長いデジタルワードを使用すること
を必要とする場合があり、そのことは処理するのにコス
ト高となる。例えば量子化位相検知器において使用され
るもののような直列インターフェースは簡単であるがＤ
ＣＤ／ＤＤＪ条件を充足するものではない。その結果、
ＤＣＤ／ＤＤＪ仕様を満足することを確保し且つデジタ
ル論理回路を使用してＰＬＬを実現することを可能とす
るために、直列論理信号内に比例的位相エラー情報を埋
め込むことの必要性が存在している。
【０００４】この目的を達成するために使用又は適合さ
せることの可能な一つの従来技術は、比例的位相検知器
を使用し、次いで電荷ポンプ及び１ビットＡ／Ｄ変換器
（比較器）を使用するものである。しかしながら、高周
波数電荷ポンプ（例えば、１００ＭＨｚ以上の周波数で
動作するもの）の設計は簡単な作業ではなく、多くの場
合において、性能問題に遭遇することとなる（例えば、
デッドバンド問題）。更に、この様な電荷ポンプにおい
て使用される相補的電流源のＰチャンネル及びＮチャン
ネルトランジスタは、通常、マッチングさせるのが困難
であり、その結果、ＰＬＬの動的トラッキング性能が劣
化し、且つ静的整合エラー（ＳＡＥ）及び入力データス
トリームの受取りにおいてエラーが発生する可能性があ
る。
せることの可能な一つの従来技術は、比例的位相検知器
を使用し、次いで電荷ポンプ及び１ビットＡ／Ｄ変換器
（比較器）を使用するものである。しかしながら、高周
波数電荷ポンプ（例えば、１００ＭＨｚ以上の周波数で
動作するもの）の設計は簡単な作業ではなく、多くの場
合において、性能問題に遭遇することとなる（例えば、
デッドバンド問題）。更に、この様な電荷ポンプにおい
て使用される相補的電流源のＰチャンネル及びＮチャン
ネルトランジスタは、通常、マッチングさせるのが困難
であり、その結果、ＰＬＬの動的トラッキング性能が劣
化し、且つ静的整合エラー（ＳＡＥ）及び入力データス
トリームの受取りにおいてエラーが発生する可能性があ
る。
【０００５】この様な電荷ポンプの充電時定数は、更
に、ＰＬＬのループ特性に影響を与える。多くのＰＬＬ
において、電荷ポンプにおけるコンデンサはループフィ
ルタとして機能する。デジタルループフィルタで実現さ
れた回路の場合、付加的なループフィルタコンポーネン
トは好ましいものではない。
に、ＰＬＬのループ特性に影響を与える。多くのＰＬＬ
において、電荷ポンプにおけるコンデンサはループフィ
ルタとして機能する。デジタルループフィルタで実現さ
れた回路の場合、付加的なループフィルタコンポーネン
トは好ましいものではない。
【０００６】本発明の位相エラープロセサは、直列デジ
タルループフィルタに対して比例的位相検知器をインタ
ーフェースさせる（図１参照）。それは、高度のデュー
ティサイクル歪及びデータ依存性ジッターを有する入力
データをデコードするために位相エラー情報のアナログ
平均化を提供している。それは、「デシメーション」技
術を使用することによりデジタルループフィルタの動作
周波数（従って、コスト）を減少させている。それは、
更に、上述した如き従来の電荷ポンプの一般的な欠点を
除去している。処理した位相エラー情報（位相エラープ
ロセサにより発生される）は、二つの論理信号により表
現され、ＰＬＬ（例えば、デジタルループフィルタ）の
他のデジタル機能ブロックに対し簡単な直列非同期イン
ターフェースを与えている。
タルループフィルタに対して比例的位相検知器をインタ
ーフェースさせる（図１参照）。それは、高度のデュー
ティサイクル歪及びデータ依存性ジッターを有する入力
データをデコードするために位相エラー情報のアナログ
平均化を提供している。それは、「デシメーション」技
術を使用することによりデジタルループフィルタの動作
周波数（従って、コスト）を減少させている。それは、
更に、上述した如き従来の電荷ポンプの一般的な欠点を
除去している。処理した位相エラー情報（位相エラープ
ロセサにより発生される）は、二つの論理信号により表
現され、ＰＬＬ（例えば、デジタルループフィルタ）の
他のデジタル機能ブロックに対し簡単な直列非同期イン
ターフェースを与えている。
【０００７】
【課題を解決するための手段】本発明は、高周波数フェ
ーズロックループ（ＰＬＬ）におけるデジタルループフ
ィルタに対し比例的位相検知器をインターフェースさせ
る位相エラープロセサを提供している。ＰＬＬは、可変
密度のデータ信号遷移を有するＮＲＺＩ高度化データの
高周波数ストリームを受取る。ＰＬＬ内の位相検知器
が、位相エラー信号ＰＤ１及び基準信号ＰＤ２の形態で
比例的位相エラー情報を発生する。パルス信号ＰＤ１は
パルス幅ＴＷ１を有しており、それは、デジタル信号遷
移とＰＬＬクロック信号との間の位相エラーに対応して
いる。パルス信号ＰＤ２は固定した幅ＴＷ２を有してお
り、それはＰＬＬクロック信号の周期の半分に等しい。
ーズロックループ（ＰＬＬ）におけるデジタルループフ
ィルタに対し比例的位相検知器をインターフェースさせ
る位相エラープロセサを提供している。ＰＬＬは、可変
密度のデータ信号遷移を有するＮＲＺＩ高度化データの
高周波数ストリームを受取る。ＰＬＬ内の位相検知器
が、位相エラー信号ＰＤ１及び基準信号ＰＤ２の形態で
比例的位相エラー情報を発生する。パルス信号ＰＤ１は
パルス幅ＴＷ１を有しており、それは、デジタル信号遷
移とＰＬＬクロック信号との間の位相エラーに対応して
いる。パルス信号ＰＤ２は固定した幅ＴＷ２を有してお
り、それはＰＬＬクロック信号の周期の半分に等しい。
【０００８】「デシメーション」技術を使用して、本位
相エラープロセサは、その時間期間中に発生する入力デ
ータ遷移の数が予定した最小値を超える場合には、Ｎ個
のクロックサイクルの各周期期間中に単に一対の隣接す
る正及び負のデータ遷移からの比例的位相エラー情報を
積分し、そうでない場合には、位相エラープロセサは位
相エラー情報を通過させることはない。ウインド幅（Ｎ
個のクロックサイクル）の選択は、入力データストリー
ムのコーディング方法に基づいている。積分した情報
は、各Ｎクロックサイクル周期期間中に一度位相エラー
プロセサにより１ビットアップ／ダウン信号へ変換さ
れ、それは、次いで、ＰＬＬのデジタル的に制御される
オシレータの出力位相を前進又は遅延させる。本位相エ
ラープロセサは、更に、入力データストリーム内のエッ
ジ（端部）密度が最小許容レベル以下に降下する時を検
知し、且つそのアップ／ダウン信号が有効であるか否か
を表わす「データ有効」信号を発生する。
相エラープロセサは、その時間期間中に発生する入力デ
ータ遷移の数が予定した最小値を超える場合には、Ｎ個
のクロックサイクルの各周期期間中に単に一対の隣接す
る正及び負のデータ遷移からの比例的位相エラー情報を
積分し、そうでない場合には、位相エラープロセサは位
相エラー情報を通過させることはない。ウインド幅（Ｎ
個のクロックサイクル）の選択は、入力データストリー
ムのコーディング方法に基づいている。積分した情報
は、各Ｎクロックサイクル周期期間中に一度位相エラー
プロセサにより１ビットアップ／ダウン信号へ変換さ
れ、それは、次いで、ＰＬＬのデジタル的に制御される
オシレータの出力位相を前進又は遅延させる。本位相エ
ラープロセサは、更に、入力データストリーム内のエッ
ジ（端部）密度が最小許容レベル以下に降下する時を検
知し、且つそのアップ／ダウン信号が有効であるか否か
を表わす「データ有効」信号を発生する。
【０００９】
【実施例】図１を参照すると、高周波数クロック／デー
タ回復フェーズロックループ（ＰＬＬ）１００が示され
ている。ＰＬＬ１００の機能は、入力する１２５メガビ
ット／秒データ信号ＤINの周波数及び位相と一致する周
期的クロック信号Ｐ_ＣＬＫを発生させることである。
好適実施例においては、データ信号ＤINはＮＲＺＩコー
ド化データ信号である。
タ回復フェーズロックループ（ＰＬＬ）１００が示され
ている。ＰＬＬ１００の機能は、入力する１２５メガビ
ット／秒データ信号ＤINの周波数及び位相と一致する周
期的クロック信号Ｐ_ＣＬＫを発生させることである。
好適実施例においては、データ信号ＤINはＮＲＺＩコー
ド化データ信号である。
【００１０】ＰＬＬ１００の主要コンポーネントは、デ
ジタル的に制御されるオシレータ（ＤＣＯ）１１０と、
比例的位相検知器１２０と、位相エラープロセサ１３０
と、デジタルループフィルタ１４０である。ＤＣＯ１１
０は、ＰＬＬの周期的クロック信号Ｐ_ＣＬＫを発生す
る。
ジタル的に制御されるオシレータ（ＤＣＯ）１１０と、
比例的位相検知器１２０と、位相エラープロセサ１３０
と、デジタルループフィルタ１４０である。ＤＣＯ１１
０は、ＰＬＬの周期的クロック信号Ｐ_ＣＬＫを発生す
る。
【００１１】好適実施例においては、ＤＣＯ１１０が、
三段リングオシレータ１１２を有しており、それは、約
２５０メガヘルツの周波数ｆ0 を持った三つの等しい位
相間隔の高周波数クロック信号Ｃ１乃至Ｃ３を発生す
る。波形合成器１１４（デジタル符号付き位相対周波数
変換器とも呼ばれる）は、周波数|ｆM |を持った等しい
位相間隔の低周波数制御信号を発生し、尚ｆM はデータ
信号ＤINとｆ0 との間の周波数エラーに対応している。
より詳細に説明すると、周波数ｆM はＰＬＬ１００によ
り約２ｆIN−ｆ0 と等しく設定され、尚ｆINは入力デー
タ信号ＤINのクロック周波数である。好適実施例におい
ては、波形合成器１１４は低コストの三角波形デジタル
合成器であり、それは三角形状の波形を発生する。波形
合成器１１４は、１９９１年４月５日に出願した米国特
許出願に詳細に記載してある。
三段リングオシレータ１１２を有しており、それは、約
２５０メガヘルツの周波数ｆ0 を持った三つの等しい位
相間隔の高周波数クロック信号Ｃ１乃至Ｃ３を発生す
る。波形合成器１１４（デジタル符号付き位相対周波数
変換器とも呼ばれる）は、周波数|ｆM |を持った等しい
位相間隔の低周波数制御信号を発生し、尚ｆM はデータ
信号ＤINとｆ0 との間の周波数エラーに対応している。
より詳細に説明すると、周波数ｆM はＰＬＬ１００によ
り約２ｆIN−ｆ0 と等しく設定され、尚ｆINは入力デー
タ信号ＤINのクロック周波数である。好適実施例におい
ては、波形合成器１１４は低コストの三角波形デジタル
合成器であり、それは三角形状の波形を発生する。波形
合成器１１４は、１９９１年４月５日に出願した米国特
許出願に詳細に記載してある。
【００１２】周波数制御オシレータ（ＦＣＯ）１１６
は、クロック信号ＰＬＬ_ＣＬＫを発生し、その周波数
はｆ0 ＋ｆM に等しく、尚ｆM は２ｆIN−ｆ0 の量の符
号に従って正又は負である。ＰＬＬ_ＣＬＫクロック信
号は回路１１８により２により割算されて、Ｐ_ＣＬＫ
信号を発生し、その信号は、データ信号ＤINの周波数ｆ
IN（約１２５ＭＨｚ）及び位相と一致すべき方形波信号
である。ＦＣＯ１１６は、１９９１年に出願した米国特
許出願により詳細に説明してある。
は、クロック信号ＰＬＬ_ＣＬＫを発生し、その周波数
はｆ0 ＋ｆM に等しく、尚ｆM は２ｆIN−ｆ0 の量の符
号に従って正又は負である。ＰＬＬ_ＣＬＫクロック信
号は回路１１８により２により割算されて、Ｐ_ＣＬＫ
信号を発生し、その信号は、データ信号ＤINの周波数ｆ
IN（約１２５ＭＨｚ）及び位相と一致すべき方形波信号
である。ＦＣＯ１１６は、１９９１年に出願した米国特
許出願により詳細に説明してある。
【００１３】位相検知器１２０は、断続的に、Ｐ_ＣＬ
Ｋ信号の位相を入力信号ＤINの位相と比較する。データ
入力端Ｄｉｎにおける全てのエッジ（端部）遷移に対
し、位相検知器１２０は、ＰＤ１及びＰＤ２においてア
クティブ高パルスを発生することにより応答する。ＰＤ
１，ＴＷ１のパルス幅は、ＤｉｎとＰ_ＣＬＫ（即ち、
ＰＬＬの位相ロックしたクロック）との間の位相差に依
存する。ＰＤ２，ＴＷ２のパルス幅は、常に、クロック
周期の半分に等しく、且つ基準信号として使用すること
が可能である。ＰＬＬ１００がロック状態にある場合に
は、ＰＤ１及びＰＤ２の両方は等しいパルス幅（理想的
な条件下において）を有している。データ信号遷移とＰ
_ＣＬＫとの間に位相エラーが存在する場合には、それ
はＴＷ１−ＴＷ２の量に比例する。図２は、１２５メガ
ビット／秒におけるＤｉｎの場合に対してのＰＤ１及び
ＰＤ２のパルス幅と位相エラーφＥとの関係を示したグ
ラフ図である。
Ｋ信号の位相を入力信号ＤINの位相と比較する。データ
入力端Ｄｉｎにおける全てのエッジ（端部）遷移に対
し、位相検知器１２０は、ＰＤ１及びＰＤ２においてア
クティブ高パルスを発生することにより応答する。ＰＤ
１，ＴＷ１のパルス幅は、ＤｉｎとＰ_ＣＬＫ（即ち、
ＰＬＬの位相ロックしたクロック）との間の位相差に依
存する。ＰＤ２，ＴＷ２のパルス幅は、常に、クロック
周期の半分に等しく、且つ基準信号として使用すること
が可能である。ＰＬＬ１００がロック状態にある場合に
は、ＰＤ１及びＰＤ２の両方は等しいパルス幅（理想的
な条件下において）を有している。データ信号遷移とＰ
_ＣＬＫとの間に位相エラーが存在する場合には、それ
はＴＷ１−ＴＷ２の量に比例する。図２は、１２５メガ
ビット／秒におけるＤｉｎの場合に対してのＰＤ１及び
ＰＤ２のパルス幅と位相エラーφＥとの関係を示したグ
ラフ図である。
【００１４】ＰＤ１及びＰＤ２は、位相エラー処理回路
１３０により処理されて、アップ／ダウン周波数／位相
調節信号Ｕｐ／Ｄｏｗｎ（アップ／ダウン）及びＤａｔ
ａ_Ｖａｌｉｄ（データ_有効）を発生する。位相エラー
プロセサ１３０の出力は二つの論理信号、即ちＵｐ／Ｄ
ｏｗｎ及びＤａｔａ_Ｖａｌｉｄである。Ｕｐ／Ｄｏｗ
ｎの二つの論理状態は、位相エラーの前進（先行）又は
遅延（後行）を表わし、一方Ｄａｔａ_Ｖａｌｉｄの論
理状態はＵｐ／Ｄｏｗｎにおける出力を有効化させる。
デジタルループフィルタ１４０によりフィルタされた後
に、これらの周波数／位相調節信号は、ＤＣＯ１１０に
より発生されたＰ_ＣＬＫ信号の位相及び周波数を調節
するために使用される。
１３０により処理されて、アップ／ダウン周波数／位相
調節信号Ｕｐ／Ｄｏｗｎ（アップ／ダウン）及びＤａｔ
ａ_Ｖａｌｉｄ（データ_有効）を発生する。位相エラー
プロセサ１３０の出力は二つの論理信号、即ちＵｐ／Ｄ
ｏｗｎ及びＤａｔａ_Ｖａｌｉｄである。Ｕｐ／Ｄｏｗ
ｎの二つの論理状態は、位相エラーの前進（先行）又は
遅延（後行）を表わし、一方Ｄａｔａ_Ｖａｌｉｄの論
理状態はＵｐ／Ｄｏｗｎにおける出力を有効化させる。
デジタルループフィルタ１４０によりフィルタされた後
に、これらの周波数／位相調節信号は、ＤＣＯ１１０に
より発生されたＰ_ＣＬＫ信号の位相及び周波数を調節
するために使用される。
【００１５】位相エラープロセサ１３０は、以下に詳細
に説明する幾つかの回路技術を使用している。
に説明する幾つかの回路技術を使用している。
【００１６】（１）位相エラーゲート動作 （２）位相エラー平均化及び量子化 （３）非同期２ビット論理インターフェース位相エラーゲート動作 ＦＤＤＩシステムにおいては、４Ｂ／５Ｂコーディング
方法及びＮＲＺＩコードビットが、クロック同期目的及
びインターフェースにおけるＤＣ成分の減少のために使
用される。論理１及び０は、それぞれ、エッジ（端部）
遷移の有無により表わされる。ライン記号は、データカ
ルテット、ライン状態又は制御情報を表わすことの可能
な５個のコードビットからなるグループで構成されてい
る。
方法及びＮＲＺＩコードビットが、クロック同期目的及
びインターフェースにおけるＤＣ成分の減少のために使
用される。論理１及び０は、それぞれ、エッジ（端部）
遷移の有無により表わされる。ライン記号は、データカ
ルテット、ライン状態又は制御情報を表わすことの可能
な５個のコードビットからなるグループで構成されてい
る。
【００１７】各送信されたデータ記号（５個のビットを
使用してコード化されており、約８ナノ秒／ビットのレ
ートで送信される）の場合、該コーディング方法は、ク
ロック回復目的のためにデータ記号当り少なくとも２個
のエッジ遷移を保証する。しかしながら、ライン状態記
号の送信の期間中、エッジ遷移の密度は、アイドルライ
ン状態の場合にはクロック周期当り一つ、停止ライン状
態に対しては５個のクロック周期当り一つ、又はマスタ
ーライン状態の場合には１０個のクロック周期当り一つ
となる場合がある。要約すると、入力ビットストリーム
に対するエッジ間の予定された期間は１個のクロック周
期から１０個のクロック周期の範囲に亘っている。しか
しながら、エッジ密度は、送信エラーが存在することに
より増加又は減少する場合がある。
使用してコード化されており、約８ナノ秒／ビットのレ
ートで送信される）の場合、該コーディング方法は、ク
ロック回復目的のためにデータ記号当り少なくとも２個
のエッジ遷移を保証する。しかしながら、ライン状態記
号の送信の期間中、エッジ遷移の密度は、アイドルライ
ン状態の場合にはクロック周期当り一つ、停止ライン状
態に対しては５個のクロック周期当り一つ、又はマスタ
ーライン状態の場合には１０個のクロック周期当り一つ
となる場合がある。要約すると、入力ビットストリーム
に対するエッジ間の予定された期間は１個のクロック周
期から１０個のクロック周期の範囲に亘っている。しか
しながら、エッジ密度は、送信エラーが存在することに
より増加又は減少する場合がある。
【００１８】ＦＤＤＩビットストリームからの位相エラ
ーの連続的な処理は、非常に高速のデジタルループフィ
ルタ回路を必要とし、それを実現することはコスト高と
なる。更に、この様な構成におけるループ利得は、入力
エッジ密度に依存することとなり、ＰＬＬのループ特性
及びループ性能を入力エッジ密度により変化させること
となる。ＰＬＬのループ特性及びループ性能におけるこ
の様な多様性は望ましいことではない。
ーの連続的な処理は、非常に高速のデジタルループフィ
ルタ回路を必要とし、それを実現することはコスト高と
なる。更に、この様な構成におけるループ利得は、入力
エッジ密度に依存することとなり、ＰＬＬのループ特性
及びループ性能を入力エッジ密度により変化させること
となる。ＰＬＬのループ特性及びループ性能におけるこ
の様な多様性は望ましいことではない。
【００１９】本発明の位相エラープロセサ１３０は「デ
シメーション」技術を使用しており、これらの問題を解
消すると共にデジタルループフィルタの動作速度を低下
させている。図３のブロック図を参照すると、位相エラ
ープロセサ１３０の主要な構成要素は、位相エラーゲー
ト回路１３２と、４４サイクルウインドカウンタ１３４
と、タイムスロットデコーダ１３６と、差動電荷及びダ
ンプ回路１３８と、比較器１４２と、フリップフロップ
１４４とである。カウンタ１３４及びタイムスロットデ
コーダ１３６がＰ_ＣＬＫの全ての４４個のクロック周
期に対するウインドを設定する。位相エラーゲート回路
１３２は、ＰＤ１及びＰＤ２において入力パルスをゲー
ト動作し、且つ各４４サイクルウインド期間中に位相エ
ラープロセサ１３０を介して二つのパルスのみが通過す
ることを許容する。ＧＰＤ１及びＧＰＤ２における一対
のパルスは、Ｄｉｎにおける二つの隣接する正及び負の
データ遷移に対する位相エラーサンプルを表わしてい
る。
シメーション」技術を使用しており、これらの問題を解
消すると共にデジタルループフィルタの動作速度を低下
させている。図３のブロック図を参照すると、位相エラ
ープロセサ１３０の主要な構成要素は、位相エラーゲー
ト回路１３２と、４４サイクルウインドカウンタ１３４
と、タイムスロットデコーダ１３６と、差動電荷及びダ
ンプ回路１３８と、比較器１４２と、フリップフロップ
１４４とである。カウンタ１３４及びタイムスロットデ
コーダ１３６がＰ_ＣＬＫの全ての４４個のクロック周
期に対するウインドを設定する。位相エラーゲート回路
１３２は、ＰＤ１及びＰＤ２において入力パルスをゲー
ト動作し、且つ各４４サイクルウインド期間中に位相エ
ラープロセサ１３０を介して二つのパルスのみが通過す
ることを許容する。ＧＰＤ１及びＧＰＤ２における一対
のパルスは、Ｄｉｎにおける二つの隣接する正及び負の
データ遷移に対する位相エラーサンプルを表わしてい
る。
【００２０】ウインド幅の選択はコーディング方法に基
づいている。ＦＤＤＩシステムの場合、４４個のクロッ
ク周期からなるウインド幅は、それが、１０個のクロッ
ク周期当り一つの最も低いエッジ密度を信頼性を持って
取扱うことを可能とすることを確保している。４４サイ
クルウインドの場合、最小で４個の入力データエッジが
存在しており、即ちゲート回路１３２を開くために使用
される１個のデータエッジを有しており、それはそれに
続く二つのデータエッジをゲート回路１３２を介して通
過することを許容し、且つ４番目のエッジはゲート回路
１３２を閉じるためのものである。
づいている。ＦＤＤＩシステムの場合、４４個のクロッ
ク周期からなるウインド幅は、それが、１０個のクロッ
ク周期当り一つの最も低いエッジ密度を信頼性を持って
取扱うことを可能とすることを確保している。４４サイ
クルウインドの場合、最小で４個の入力データエッジが
存在しており、即ちゲート回路１３２を開くために使用
される１個のデータエッジを有しており、それはそれに
続く二つのデータエッジをゲート回路１３２を介して通
過することを許容し、且つ４番目のエッジはゲート回路
１３２を閉じるためのものである。
【００２１】位相エラー情報をゲート動作させることは
幾つかの利点を有している。第一に、位相エラー情報は
ｆP_CLK ／４４（例えば、１２５ＭＨｚ／４４、即ち約
２．８４ＭＨｚ、但しＦＤＤＩに対して）のレートで各
ウインド毎に一度アップデートされる。従って、それ
は、デジタルループフィルタの処理の頻度を著しく減少
させる。第二に、それは、電荷ポンプの代わりに差動電
荷及びダンプ回路１３８を使用することを可能とし、電
荷ポンプ設計において遭遇する多数の拘束条件を取除い
ている。別の重要な利点は、処理されたデータエッジ密
度が一定であるということであり、即ち４４クロック周
期ウインド当り２個のエッジであり、入力エッジ密度に
対するループ利得の依存性を取除いている。更に、ゲー
ト回路１３２は、４４個のクロック周期当り４個未満の
エッジ密度を有する誤りデータストリームが位相エラー
プロセサを介してループフィルタ１４０へ伝搬すること
を防止している。
幾つかの利点を有している。第一に、位相エラー情報は
ｆP_CLK ／４４（例えば、１２５ＭＨｚ／４４、即ち約
２．８４ＭＨｚ、但しＦＤＤＩに対して）のレートで各
ウインド毎に一度アップデートされる。従って、それ
は、デジタルループフィルタの処理の頻度を著しく減少
させる。第二に、それは、電荷ポンプの代わりに差動電
荷及びダンプ回路１３８を使用することを可能とし、電
荷ポンプ設計において遭遇する多数の拘束条件を取除い
ている。別の重要な利点は、処理されたデータエッジ密
度が一定であるということであり、即ち４４クロック周
期ウインド当り２個のエッジであり、入力エッジ密度に
対するループ利得の依存性を取除いている。更に、ゲー
ト回路１３２は、４４個のクロック周期当り４個未満の
エッジ密度を有する誤りデータストリームが位相エラー
プロセサを介してループフィルタ１４０へ伝搬すること
を防止している。
【００２２】図４は、６個の同一な３入力ＡＮＤ／ＯＲ
セルＣＥＬＬ１−ＣＥＬＬ６及び２個のＡＮＤゲートＣ
ＥＬＬ７，ＣＥＬＬ８で組立てられた位相エラーゲート
回路１３２の論理回路図を示している。この回路の簡単
なセル構成は、最小のパルス歪でもって高周波数入力パ
ルスを処理するために好適である。例えばＮＡＮＤ／Ｎ
ＡＮＤゲートなどのようなその他のゲートタイプを使用
することが可能であることは勿論である。この回路に対
する等価的機能線図を図５に示してある。
セルＣＥＬＬ１−ＣＥＬＬ６及び２個のＡＮＤゲートＣ
ＥＬＬ７，ＣＥＬＬ８で組立てられた位相エラーゲート
回路１３２の論理回路図を示している。この回路の簡単
なセル構成は、最小のパルス歪でもって高周波数入力パ
ルスを処理するために好適である。例えばＮＡＮＤ／Ｎ
ＡＮＤゲートなどのようなその他のゲートタイプを使用
することが可能であることは勿論である。この回路に対
する等価的機能線図を図５に示してある。
【００２３】前述した如く、ＰＤ１信号は、位相エラー
情報を担持しており、一方ＰＤ２信号は基準信号として
作用する。ＰＤ２は、更に、位相エラーゲート回路１３
２に対するクロックとしても使用される。ＣＥＬＬ１−
ＣＥＬＬ４は、ＰＤ２によりクロック動作される２ビッ
トシフトレジスタのように機能し、その場合、シフトレ
ジスタの最終的な出力信号Ｇ４は反転された形態でシフ
トレジスタのデータ入力ポートへフィードバックされ
る。従って、その四つの状態を介してサイクル動作する
ためには「２ビットシフトレジスタ」ＣＥＬＬ１−ＣＥ
ＬＬ４に対し四つのＰＤ２「クロックサイクル」を必要
とする。
情報を担持しており、一方ＰＤ２信号は基準信号として
作用する。ＰＤ２は、更に、位相エラーゲート回路１３
２に対するクロックとしても使用される。ＣＥＬＬ１−
ＣＥＬＬ４は、ＰＤ２によりクロック動作される２ビッ
トシフトレジスタのように機能し、その場合、シフトレ
ジスタの最終的な出力信号Ｇ４は反転された形態でシフ
トレジスタのデータ入力ポートへフィードバックされ
る。従って、その四つの状態を介してサイクル動作する
ためには「２ビットシフトレジスタ」ＣＥＬＬ１−ＣＥ
ＬＬ４に対し四つのＰＤ２「クロックサイクル」を必要
とする。
【００２４】図４，５及び図６におけるタイミング線図
を参照すると、位相エラーゲート回路１３２及びタイム
スロットデコーダ１３６は以下の如くに動作する。ウイ
ンドの開始時において、タイムスロットデコーダ１３６
からのＧＡＴＥ信号が高状態へ移行し、位相エラーゲー
ト回路１３２をイネーブル即ち動作可能状態とさせる。
ＰＤ２の第一上昇エッジ（端部）がＧ２を有効状態とさ
せ、ＰＤ１において後に続くパルスをＣＥＬＬ７を介し
て伝搬することを可能とする。ＰＤ２の第二上昇エッジ
がＧ４を有効状態とさせ、ＰＤ２における後に続くパル
スがＣＥＬＬ８を介して伝搬することを可能とする。
を参照すると、位相エラーゲート回路１３２及びタイム
スロットデコーダ１３６は以下の如くに動作する。ウイ
ンドの開始時において、タイムスロットデコーダ１３６
からのＧＡＴＥ信号が高状態へ移行し、位相エラーゲー
ト回路１３２をイネーブル即ち動作可能状態とさせる。
ＰＤ２の第一上昇エッジ（端部）がＧ２を有効状態とさ
せ、ＰＤ１において後に続くパルスをＣＥＬＬ７を介し
て伝搬することを可能とする。ＰＤ２の第二上昇エッジ
がＧ４を有効状態とさせ、ＰＤ２における後に続くパル
スがＣＥＬＬ８を介して伝搬することを可能とする。
【００２５】Ｇ４が高状態へ移行した後に、タイムスロ
ットデコーダはＧＡＴＥを論理「０」へリセットする。
ＰＤ２の第三上昇エッジがＧ２をリセットし、ＰＤ１に
おけるその後のパルスがＣＥＬＬ７を介して伝搬するこ
とを禁止する。ＰＤ２の第四上昇エッジがＧ４をディス
エーブル即ち動作不能状態とさせ、ＰＤ２におけるその
後のパルスがＣＥＬＬ８を介して伝搬することを禁止す
る。ウインドの終了時において、タイムスロットデコー
ダはアクティブ高ＦＬＵＳＨ信号を発生し、それはゲー
ト回路１３２をその初期状態へリセットする。
ットデコーダはＧＡＴＥを論理「０」へリセットする。
ＰＤ２の第三上昇エッジがＧ２をリセットし、ＰＤ１に
おけるその後のパルスがＣＥＬＬ７を介して伝搬するこ
とを禁止する。ＰＤ２の第四上昇エッジがＧ４をディス
エーブル即ち動作不能状態とさせ、ＰＤ２におけるその
後のパルスがＣＥＬＬ８を介して伝搬することを禁止す
る。ウインドの終了時において、タイムスロットデコー
ダはアクティブ高ＦＬＵＳＨ信号を発生し、それはゲー
ト回路１３２をその初期状態へリセットする。
【００２６】同一のセルを使用して、図４に示した回路
は、ＧＰＤ１及びＧＰＤ２において良好な信号の信頼性
を達成することが可能であり、静的整合エラー（ＳＡ
Ｅ）は最小のものとなる。該セルは、パルス幅ＴＷ１及
びＴＷ２（ＧＰＤ１及びＧＰＤ２において）がロック条
件下において等しいものであるような態様でマッチされ
ている。
は、ＧＰＤ１及びＧＰＤ２において良好な信号の信頼性
を達成することが可能であり、静的整合エラー（ＳＡ
Ｅ）は最小のものとなる。該セルは、パルス幅ＴＷ１及
びＴＷ２（ＧＰＤ１及びＧＰＤ２において）がロック条
件下において等しいものであるような態様でマッチされ
ている。
【００２７】好適実施例においては、タイムスロットデ
コーダ１３６が、１２５ＭＨｚにおいてクロック動作さ
れる同期回路として構成されたプログラム済み即ち書込
みが行なわれた論理アレイを使用して実現されている。
表１は、タイムスロットデコーダ１３６の入力及び出力
信号の間の関係を定義する方程式のリストを有してい
る。
コーダ１３６が、１２５ＭＨｚにおいてクロック動作さ
れる同期回路として構成されたプログラム済み即ち書込
みが行なわれた論理アレイを使用して実現されている。
表１は、タイムスロットデコーダ１３６の入力及び出力
信号の間の関係を定義する方程式のリストを有してい
る。
【００２８】表１ タイムスロットデコーダ−ＰＬＡ式 入力信号 ＣＮＴ ０乃至４３の範囲内の６ビットカウンタ値 Ｇ２ ゲート回路からの信号 Ｇ４ ゲート回路からの信号 出力信号 ＦＬＵＳＨ ウインドの終了時にゲート回路
をリセット ＧＡＴＥ ウインドの開始時にゲート回路
をイネーブル ＤＡＴＡ＿ＶＡＬＩＤ Ｕｐ／Ｄｏｗｎ信号を有効化 ＤＵＭＰ 格納電荷のダンプ ＣＭＰ＿ＳＴＢ 比較器出力をフリップフロップ
内へストローブ ＤＴＡ＿ＶＡＬＩＤ 各４４サイクルウインド期間中
に入力データストリーム内のエッジ数を追従するために
使用される中間値 Ｇ２Ｆ 第二ＰＤ２パルスの後にイネー
ブルされ且つ第三ＰＤ２パルスの後にディスエーブルさ
れる中間信号 式 出力信号はＰ＿ＣＬＫにおける遷移において値を変化す
る。「Ｘの前の値」はＰ＿ＣＬＫの最後の遷移の後の出
力信号の値である。
をリセット ＧＡＴＥ ウインドの開始時にゲート回路
をイネーブル ＤＡＴＡ＿ＶＡＬＩＤ Ｕｐ／Ｄｏｗｎ信号を有効化 ＤＵＭＰ 格納電荷のダンプ ＣＭＰ＿ＳＴＢ 比較器出力をフリップフロップ
内へストローブ ＤＴＡ＿ＶＡＬＩＤ 各４４サイクルウインド期間中
に入力データストリーム内のエッジ数を追従するために
使用される中間値 Ｇ２Ｆ 第二ＰＤ２パルスの後にイネー
ブルされ且つ第三ＰＤ２パルスの後にディスエーブルさ
れる中間信号 式 出力信号はＰ＿ＣＬＫにおける遷移において値を変化す
る。「Ｘの前の値」はＰ＿ＣＬＫの最後の遷移の後の出
力信号の値である。
【００２９】ＦＬＵＳＨ ＣＮＴ＝４３の場合、ＦＬＵＳＨ＝１にセット そうでない場合、ＦＬＵＳＨ＝０にセット ＧＡＴＥ ＣＮＴ＝０の場合、ＧＡＴＥ＝１にセット Ｇ４＝１の場合、ＧＡＴＥ＝０にセット そうでない場合、ＧＡＴＥ＝ＧＡＴＥの前に値にセット Ｇ２Ｆ Ｇ２Ｆ＝Ｇ２及びＧ４にセット ＤＴＡ＿ＶＡＬＩＤ Ｇ２＝０及び（Ｇ２Ｆ＝１の前の値）の場合には、ＤＴ
Ａ＿ＶＡＬＩＤ＝１にセット ＦＬＵＳＨ＝０にセット ＣＮＴ＝４３の場合、ＧＡＴＥ＝１の場合には、ＤＴＡ
＿ＶＡＬＩＤ＝０にセット （データエッジ数＜２） Ｇ４＝１の場合、ＤＴＡ＿ＶＡＬＩＤ＝０にセット
（データエッジ数＜４） そうでない場合、ＤＴＡ＿ＶＡＬＩＤ＝ＤＴＡ＿ＶＡＬ
ＩＤの前の値にセット ＤＡＴＡ＿ＶＡＬＩＤ ＣＮＴ＝３７，３８又は３９の場合、ＤＡＴＡ＿ＶＡＬ
ＩＤ＝０にセット そうでない場合、ＤＡＴＡ＿ＶＡＬＩＤ＝ＤＴＡ＿ＶＡ
ＬＩＤの前の値にセット。
Ａ＿ＶＡＬＩＤ＝１にセット ＦＬＵＳＨ＝０にセット ＣＮＴ＝４３の場合、ＧＡＴＥ＝１の場合には、ＤＴＡ
＿ＶＡＬＩＤ＝０にセット （データエッジ数＜２） Ｇ４＝１の場合、ＤＴＡ＿ＶＡＬＩＤ＝０にセット
（データエッジ数＜４） そうでない場合、ＤＴＡ＿ＶＡＬＩＤ＝ＤＴＡ＿ＶＡＬ
ＩＤの前の値にセット ＤＡＴＡ＿ＶＡＬＩＤ ＣＮＴ＝３７，３８又は３９の場合、ＤＡＴＡ＿ＶＡＬ
ＩＤ＝０にセット そうでない場合、ＤＡＴＡ＿ＶＡＬＩＤ＝ＤＴＡ＿ＶＡ
ＬＩＤの前の値にセット。
【００３０】ＣＭＰ＿ＳＴＢ ＣＮＴ＝３７の場合、ＤＴＡ＿ＶＡＬＩＤ＝１の場合、
ＣＭＰ＿ＳＴＢ＝０にセット （ＣＭＰ＿ＳＴＢをイネ
ーブル） そうでない場合、ＣＭＰ＿ＳＴＢ＝１にセット （ＣＭ
Ｐ＿ＳＴＢをディスエーブル） ＤＵＭＰ ＣＮＴ＝３９，４０，４１，４２又は４３の場合、ＤＵ
ＭＰ＝１にセットそうでない場合、ＤＵＭＰ＝０にセッ
ト位相エラー平均化及び量子化 ウインド当り二つのパルスを処理することは、位相エラ
ーを平均化するために差動電荷及びダンプ回路１３８を
使用することを可能とする。図３及び７に示した如く、
差動電荷及びダンプ回路１３８は、ＧＰＤ１及びＧＰＤ
２によりそれぞれ駆動される（二つのオープンエミッタ
バッファ段１５２及び１５４の後）二つのＲＣ回路Ｒ１
−Ｃ１及びＲ２−Ｃ２、及び該二つのＲＣ回路を放電さ
せるためのスイッチＳ１及びＳ２から構成されている。
Ｒ１−Ｃ１及びＲ２−Ｃ２は、マッチされており、且つ
ＧＰＤ１及びＧＰＤ２がアクティブ高である期間中に積
分機能を実施する。この構成は、同一のトランジスタタ
イプ（Ｐチャンネル又はＮチャンネルの何れか）で積分
することを可能とし、電荷ポンプアプローチにおける如
く異なった極性のトランジスタをマッチングすることの
必要性を取除いている。スイッチ動作される電流源を、
抵抗Ｒ１，Ｒ２及びオープンエミッタバッファの代わり
に使用することも可能である。
ＣＭＰ＿ＳＴＢ＝０にセット （ＣＭＰ＿ＳＴＢをイネ
ーブル） そうでない場合、ＣＭＰ＿ＳＴＢ＝１にセット （ＣＭ
Ｐ＿ＳＴＢをディスエーブル） ＤＵＭＰ ＣＮＴ＝３９，４０，４１，４２又は４３の場合、ＤＵ
ＭＰ＝１にセットそうでない場合、ＤＵＭＰ＝０にセッ
ト位相エラー平均化及び量子化 ウインド当り二つのパルスを処理することは、位相エラ
ーを平均化するために差動電荷及びダンプ回路１３８を
使用することを可能とする。図３及び７に示した如く、
差動電荷及びダンプ回路１３８は、ＧＰＤ１及びＧＰＤ
２によりそれぞれ駆動される（二つのオープンエミッタ
バッファ段１５２及び１５４の後）二つのＲＣ回路Ｒ１
−Ｃ１及びＲ２−Ｃ２、及び該二つのＲＣ回路を放電さ
せるためのスイッチＳ１及びＳ２から構成されている。
Ｒ１−Ｃ１及びＲ２−Ｃ２は、マッチされており、且つ
ＧＰＤ１及びＧＰＤ２がアクティブ高である期間中に積
分機能を実施する。この構成は、同一のトランジスタタ
イプ（Ｐチャンネル又はＮチャンネルの何れか）で積分
することを可能とし、電荷ポンプアプローチにおける如
く異なった極性のトランジスタをマッチングすることの
必要性を取除いている。スイッチ動作される電流源を、
抵抗Ｒ１，Ｒ２及びオープンエミッタバッファの代わり
に使用することも可能である。
【００３１】パルス幅ＴＷ１及びＴＷ２の位相エラー
は、ＶＣ１及びＶＣ２において電圧へ変換される。ＧＰ
Ｄ１又はＧＰＤ２における二つのパルスのＲＣ積分は、
ウインド期間中に伝搬される二つの隣接する正及び負の
データ遷移から派生される比例的位相エラーの平均化を
実施する。これは、厳しいＤＣＤ／ＤＤＪ歪の下で入力
アイオープニングの統計的中心を捜し出すためにＰＬＬ
にとって基本的なことである。
は、ＶＣ１及びＶＣ２において電圧へ変換される。ＧＰ
Ｄ１又はＧＰＤ２における二つのパルスのＲＣ積分は、
ウインド期間中に伝搬される二つの隣接する正及び負の
データ遷移から派生される比例的位相エラーの平均化を
実施する。これは、厳しいＤＣＤ／ＤＤＪ歪の下で入力
アイオープニングの統計的中心を捜し出すためにＰＬＬ
にとって基本的なことである。
【００３２】ＧＰＤ２信号は半クロック周期に等しい一
定のパルス幅ＴＷ２を有しており、それは１２５メガバ
イト／秒においてＤｉｎの場合には４ｎｓに等しい。従
って、ＶＣ２に対する全充電時間はウインド当り１クロ
ック周期（２×ＴＷ２＝８ｎｓ）である。
定のパルス幅ＴＷ２を有しており、それは１２５メガバ
イト／秒においてＤｉｎの場合には４ｎｓに等しい。従
って、ＶＣ２に対する全充電時間はウインド当り１クロ
ック周期（２×ＴＷ２＝８ｎｓ）である。
【００３３】ＧＰＤ１信号のパルス幅ＴＷ１は、位相エ
ラーに依存しており、且つ図２に示した如く−π乃至＋
πの位相エラーに対応して０乃至２×ＴＷ２の範囲を有
している。従って、ＶＣ１に対する全充電時間は、ウイ
ンド当り０乃至２クロック周期（４×ＴＷ２＝１６ｎ
ｓ）の範囲である。
ラーに依存しており、且つ図２に示した如く−π乃至＋
πの位相エラーに対応して０乃至２×ＴＷ２の範囲を有
している。従って、ＶＣ１に対する全充電時間は、ウイ
ンド当り０乃至２クロック周期（４×ＴＷ２＝１６ｎ
ｓ）の範囲である。
【００３４】ＰＬＬ１００がロック状態にある場合に
は、パルス幅ＴＷ１及びＴＷ２が等しく、ＶＣ１及びＶ
Ｃ２において等しい電圧となる。図３を参照すると、Ｖ
Ｃ１における電圧をＶＣ２における電圧と比較するため
に比較器が使用されている。ＣＭＰ_ＳＴＢは、ＶＣ２
及びＶＣ１が安定化した後に、フリップフロップ１４４
内への比較器の出力をストローブする。ＣＭＰ_ＳＴＢ
は、タイムスロットデコーダ１３６により発生され且つ
全てのウインド毎に一度活性化される。Ｕｐ／Ｄｏｗｎ
（アップ／ダウン）はフリップフロップ１４４の出力で
ある。その論理状態は、二つの隣接する正及び負のデー
タ遷移の平均化した位相エラーの符号を表わしている。
は、パルス幅ＴＷ１及びＴＷ２が等しく、ＶＣ１及びＶ
Ｃ２において等しい電圧となる。図３を参照すると、Ｖ
Ｃ１における電圧をＶＣ２における電圧と比較するため
に比較器が使用されている。ＣＭＰ_ＳＴＢは、ＶＣ２
及びＶＣ１が安定化した後に、フリップフロップ１４４
内への比較器の出力をストローブする。ＣＭＰ_ＳＴＢ
は、タイムスロットデコーダ１３６により発生され且つ
全てのウインド毎に一度活性化される。Ｕｐ／Ｄｏｗｎ
（アップ／ダウン）はフリップフロップ１４４の出力で
ある。その論理状態は、二つの隣接する正及び負のデー
タ遷移の平均化した位相エラーの符号を表わしている。
【００３５】簡単化のために、線形的充電を仮定する
と、次式の如くになる。
と、次式の如くになる。
【００３６】ＶＣ１＝ＶＯＨ（ＴＷ１ａ＋ＴＷ１ｂ）／
Ｒ１Ｃ１ ＶＣ２＝ＶＯＨ（２×ＴＷ２）／Ｒ２Ｃ２ Ｕｐ／Ｄｏｗｎ＝ＳＧＮ［ＶＣ２−ＶＣ１］ ＝ＳＧＮ［Ｋ（×２ＴＷ２−（ＴＷ１ａ＋ＴＷ１
ｂ））］ 尚、ＴＷ１ａ，ＴＷ１ｂはＤｉｎにおける二つの隣接す
るデータ遷移に対応するＧＰＤ１におけるパルス幅であ
り、ＶＯＨはＧＰＤ１又はＧＰＤ２に対するオープンエ
ミッタバッファ１５２及び１５４の出力高電圧であり、
且つｋは変換定数（ｋ＝ＶＯＨ／Ｒ１Ｃ１＝ＶＯＨ／Ｒ
２Ｃ２）である。
Ｒ１Ｃ１ ＶＣ２＝ＶＯＨ（２×ＴＷ２）／Ｒ２Ｃ２ Ｕｐ／Ｄｏｗｎ＝ＳＧＮ［ＶＣ２−ＶＣ１］ ＝ＳＧＮ［Ｋ（×２ＴＷ２−（ＴＷ１ａ＋ＴＷ１
ｂ））］ 尚、ＴＷ１ａ，ＴＷ１ｂはＤｉｎにおける二つの隣接す
るデータ遷移に対応するＧＰＤ１におけるパルス幅であ
り、ＶＯＨはＧＰＤ１又はＧＰＤ２に対するオープンエ
ミッタバッファ１５２及び１５４の出力高電圧であり、
且つｋは変換定数（ｋ＝ＶＯＨ／Ｒ１Ｃ１＝ＶＯＨ／Ｒ
２Ｃ２）である。
【００３７】上述した式から理解される如く、差動電荷
及びダンプ回路１３８は、二つのＲＣ回路Ｒ１−Ｃ１及
びＲ２−Ｃ２がマッチしている限り、ＲＣ時定数の絶対
値に対して許容性がある。該回路は、位相エラーの符号
を評価するに過ぎないので、値が処理に依存する抵抗
（Ｒ１及びＲ２）又は電流源とのＲＣ時定数を実現する
ことは、回路性能に関し何ら著しい影響を与えるもので
はない。
及びダンプ回路１３８は、二つのＲＣ回路Ｒ１−Ｃ１及
びＲ２−Ｃ２がマッチしている限り、ＲＣ時定数の絶対
値に対して許容性がある。該回路は、位相エラーの符号
を評価するに過ぎないので、値が処理に依存する抵抗
（Ｒ１及びＲ２）又は電流源とのＲＣ時定数を実現する
ことは、回路性能に関し何ら著しい影響を与えるもので
はない。
【００３８】理想的には、ＲＣ時定数は、ＶＣ１におけ
る電圧が最大化されるが該比較器の最大入力共通モード
電圧を超えるものでないように選択される。既知の充電
期間のために、ＶＣ１における電圧は、予定される回路
パラメータ変動を考慮に入れて、可及的に最も小さなＲ
Ｃ時定数を選択することにより最大化させることが可能
である。
る電圧が最大化されるが該比較器の最大入力共通モード
電圧を超えるものでないように選択される。既知の充電
期間のために、ＶＣ１における電圧は、予定される回路
パラメータ変動を考慮に入れて、可及的に最も小さなＲ
Ｃ時定数を選択することにより最大化させることが可能
である。
【００３９】図８は−π及び＋πの極限の位相エラーに
おけるＶＣ１及びＶＣ２のタイミング線図を示してい
る。電荷ポンプ及びダンプ回路１３８の分解能は、（Ｖ
Ｃ１−ＶＣ２）の量をφＥで割算することにより計算さ
れる。ＶＣ１を最大とさせることにより、例えば、静的
整合エラー（ＳＡＥ）に関する比較器のオフセット及び
積分器のＲＣ時定数の不整合などの回路の不完全性によ
る影響が減少される。一例として、ＥＣＬバッファ段が
ＧＰＤ１及びＧＰＤ２に対して使用される場合には、Ｖ
Ｃ１の極限値に対して使用することの可能な可及的に最
大のダイナミックレンジ（ＶＯＨ−ＶＯＬ）（−π乃至
＋πの極限位相エラーに対応している）は、６００ｍＶ
である。ＶＣ１の極限値は０から８ナノ秒へ変化するＴ
Ｗ１パルス幅に対応しているので、ＲＣ積分器Ｒ１−Ｃ
１の可及的に最大の分解能は６００ｍＶを８ナノ秒で割
った値、即ち７５ｍＶ／ナノ秒である。この最良の場合
の分解能をＥＣＬ回路に対して使用することにより、±
３０ｍＶの比較器オフセットがある場合に、静的整合エ
ラー（ＳＡＥ）は約±０．４ナノ秒である。
おけるＶＣ１及びＶＣ２のタイミング線図を示してい
る。電荷ポンプ及びダンプ回路１３８の分解能は、（Ｖ
Ｃ１−ＶＣ２）の量をφＥで割算することにより計算さ
れる。ＶＣ１を最大とさせることにより、例えば、静的
整合エラー（ＳＡＥ）に関する比較器のオフセット及び
積分器のＲＣ時定数の不整合などの回路の不完全性によ
る影響が減少される。一例として、ＥＣＬバッファ段が
ＧＰＤ１及びＧＰＤ２に対して使用される場合には、Ｖ
Ｃ１の極限値に対して使用することの可能な可及的に最
大のダイナミックレンジ（ＶＯＨ−ＶＯＬ）（−π乃至
＋πの極限位相エラーに対応している）は、６００ｍＶ
である。ＶＣ１の極限値は０から８ナノ秒へ変化するＴ
Ｗ１パルス幅に対応しているので、ＲＣ積分器Ｒ１−Ｃ
１の可及的に最大の分解能は６００ｍＶを８ナノ秒で割
った値、即ち７５ｍＶ／ナノ秒である。この最良の場合
の分解能をＥＣＬ回路に対して使用することにより、±
３０ｍＶの比較器オフセットがある場合に、静的整合エ
ラー（ＳＡＥ）は約±０．４ナノ秒である。
【００４０】ウインドの終了時に、タイムスロットデコ
ーダ１３６からのＤＵＭＰ信号により制御されるスイッ
チＳ１及びＳ２は閉成されてＣ１及びＣ２を放電させ
る。電荷ダンプ動作の結果として、位相エラープロセサ
内の全てのＲＣコンポーネントはループ特性に何ら影響
を有するものではなくなるべきである（ループフィルタ
のローパスカットオフ周波数は、通常、４４クロック周
期ウインドにより課されるものよりも著しく低い）。
ーダ１３６からのＤＵＭＰ信号により制御されるスイッ
チＳ１及びＳ２は閉成されてＣ１及びＣ２を放電させ
る。電荷ダンプ動作の結果として、位相エラープロセサ
内の全てのＲＣコンポーネントはループ特性に何ら影響
を有するものではなくなるべきである（ループフィルタ
のローパスカットオフ周波数は、通常、４４クロック周
期ウインドにより課されるものよりも著しく低い）。
【００４１】非同期２ビット論理インターフェース ＰＬＬのフロントエンド（即ち、位相検知器１２０及び
位相エラープロセサ１３０）はフェーズロックされたク
ロックＰ_ＣＬＫと同期されている。デジタルループフ
ィルタ１４０及びＤＣＯ１１０などのようなその他の論
理ブロックは、好適には、ありうるスタートアップ時の
問題を防止するためにローカルクロック（クリスタル源
からのもの）に対して同期していることが望ましい。従
って、位相エラープロセサ及びデジタルループフィルタ
の間のインターフェースは非同期的である。
位相エラープロセサ１３０）はフェーズロックされたク
ロックＰ_ＣＬＫと同期されている。デジタルループフ
ィルタ１４０及びＤＣＯ１１０などのようなその他の論
理ブロックは、好適には、ありうるスタートアップ時の
問題を防止するためにローカルクロック（クリスタル源
からのもの）に対して同期していることが望ましい。従
って、位相エラープロセサ及びデジタルループフィルタ
の間のインターフェースは非同期的である。
【００４２】この非同期的インターフェースにおいて発
生しうるメタステーブル問題を防止するために、タイム
スロットデコーダ１３６はＤａｔａ_Ｖａｌｉｄ（デー
タ_有効）信号を発生する。比較器がＵｐ／Ｄｏｗｎ信
号の論理状態をアップデートしている場合、Ｄａｔａ_
Ｖａｌｉｄ信号は三つのクロック周期の間ディスエーブ
ル即ち動作不能状態とされる（図６のタイミング線図参
照）。三つのクロック周期の間Ｄａｔａ_Ｖａｌｉｄを
ディスエーブルさせるプロセスは、ループ利得計算にお
いて４１／４４の利得係数（Ｋｅ）を導入する。
生しうるメタステーブル問題を防止するために、タイム
スロットデコーダ１３６はＤａｔａ_Ｖａｌｉｄ（デー
タ_有効）信号を発生する。比較器がＵｐ／Ｄｏｗｎ信
号の論理状態をアップデートしている場合、Ｄａｔａ_
Ｖａｌｉｄ信号は三つのクロック周期の間ディスエーブ
ル即ち動作不能状態とされる（図６のタイミング線図参
照）。三つのクロック周期の間Ｄａｔａ_Ｖａｌｉｄを
ディスエーブルさせるプロセスは、ループ利得計算にお
いて４１／４４の利得係数（Ｋｅ）を導入する。
【００４３】Ｄｉｎにおいてエッジ遷移が存在しない場
合で、且つ４４個のクロック周期当り４個のデータ遷移
未満に入力エッジ密度を減少させる誤った送信が存在す
る場合には、タイムスロットデコーダが不活性状態のＤ
ａｔａ_Ｖａｌｉｄ信号を出力する。その結果、デジタ
ルループフィルタを介してＤＣＯ１１０へ増分的な位相
エラー情報が送給されることはない。Ｄａｔａ_Ｖａｌ
ｉｄ及びＵｐ／Ｄｏｗｎが次のウインドでアップデート
されるまで、ＤＣＯ１１０はその前の周波数に止どまる
ことが可能である。このドリフトなし特性はアナログル
ープにおいて達成することはほぼ不可能である。
合で、且つ４４個のクロック周期当り４個のデータ遷移
未満に入力エッジ密度を減少させる誤った送信が存在す
る場合には、タイムスロットデコーダが不活性状態のＤ
ａｔａ_Ｖａｌｉｄ信号を出力する。その結果、デジタ
ルループフィルタを介してＤＣＯ１１０へ増分的な位相
エラー情報が送給されることはない。Ｄａｔａ_Ｖａｌ
ｉｄ及びＵｐ／Ｄｏｗｎが次のウインドでアップデート
されるまで、ＤＣＯ１１０はその前の周波数に止どまる
ことが可能である。このドリフトなし特性はアナログル
ープにおいて達成することはほぼ不可能である。
【００４４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づく位相エラープロセサを組込ん
だフェーズロックループ回路を示したブロック図。
だフェーズロックループ回路を示したブロック図。
【図２】 好適な位相検知器の伝達特性を示したグラフ
図。
図。
【図３】 本発明の位相エラープロセサの好適実施例を
示した簡単化したブロック図。
示した簡単化したブロック図。
【図４】 本発明の好適実施例において使用される位相
エラーゲート回路の好適実施例を示した概略図。
エラーゲート回路の好適実施例を示した概略図。
【図５】 図４の回路と論理的に均等な回路を示した概
略図。
略図。
【図６】 通常動作期間中の位相エラープロセサ回路の
動作を示したタイミング線図。
動作を示したタイミング線図。
【図７】 好適実施例において使用される電荷及びダン
プ回路を示した回路図。
プ回路を示した回路図。
【図８】 位相エラープロセサにおける電荷及びダンプ
回路の動作を示したタイミング線図。
回路の動作を示したタイミング線図。
１００ フェーズロックループ（ＰＬＬ） １１０ デジタル制御オシレータ（ＤＣＯ） １２０ 比例的位相検知器 １３０ 位相エラープロセサ １３２ 位相エラーゲート回路 １３４ ４４サイクルウインドカウンタ １３６ タイムスロットデコーダ １３８ 差動電荷及びダンプ回路 １４０ デジタルループフィルタ １４２ 比較器 １４４ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツン−キット チン アメリカ合衆国， カリフォルニア 95148， サン ノゼ， グレン ドー ンギャル ドライブ 2844 (56)参考文献 特開 昭64−27317（ＪＰ，Ａ) 特開 昭58−182938（ＪＰ，Ａ) 欧州特許出願公開402711（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14 H04L 7/00 - 7/10
Claims (12)
- 【請求項１】 位相エラープロセサにおいて、クロック
信号を受取り且つＮを正の整数としてＮ個のクロックサ
イクルのデータ処理ウインドを画定するタイミング信号
を発生するタイムスロットデコーダが設けられており、
前記タイムスロットデコーダに結合されておりデータ信
号における各データ遷移に対し前記クロック信号と前記
データ信号との位相差を検知する位相検知器からの比例
的位相エラー情報を受取る積分回路が設けられており、
前記積分回路は各データ処理ウインド期間中に所定数の
データ遷移に対し前記比例的位相エラー情報を積分し、
前記積分回路及び前記タイムスロットデコーダへ結合さ
れており前記積分した比例的位相エラー情報を基準信号
と比較し且つ各データ処理ウインド毎に前記比較に従っ
て前記クロック信号の位相を前記データ遷移に対して前
進又は遅延させるアップ／ダウン信号を発生する比較器
が設けられていることを特徴とする位相エラープロセ
サ。 - 【請求項２】 請求項１において、前記積分回路が各デ
ータ処理ウインド期間中に前記データ信号内の一対の隣
接する正及び負のデータ遷移に対し前記比例的位相エラ
ー情報を積分することを特徴とする位相エラープロセ
サ。 - 【請求項３】 請求項１において、前記積分回路が、各
データ処理ウインド期間中に前記データ信号内の少なく
とも一対の隣接する正及び負のデータ遷移に対し前記比
例的位相エラー情報を積分することを特徴とする位相エ
ラープロセサ。 - 【請求項４】 請求項１において、前記データ信号がデ
ータ処理ウインド期間中に所定数未満のデータ遷移を有
する場合にデータ無効信号を発生する手段が設けられて
いることを特徴とする位相エラープロセサ。 - 【請求項５】 請求項１において、前記位相検知器を前
記積分回路へ結合するゲート回路が設けられており、前
記ゲート回路は所定数の比例的位相エラー情報信号が、
各前記データ処理ウインド期間中に、前記積分回路へ伝
搬することを許容することを特徴とする位相エラープロ
セサ。 - 【請求項６】 請求項１において、前記積分回路が、更
なる位相エラー情報を積分する準備をするためにデータ
処理ウインド当り一度前記積分した位相エラー情報をダ
ンプする手段を有することを特徴とする位相エラープロ
セサ。 - 【請求項７】 位相エラープロセサにおいて、クロック
信号を受取り且つＮを正の整数としてＮ個のクロックサ
イクルのデータ処理ウインドを画定するタイミング信号
を発生するタイムスロットデコーダが設けられており、
前記タイムスロットデコーダへ結合されておりデータ信
号内の各データ遷移に対し前記クロック信号と前記デー
タ信号との位相差を検知する位相検知器からの比例的位
相エラー情報を受取る差動的積分回路が設けられてお
り、前記受取った比例的位相エラー情報が前記データ信
号内の各データ遷移とＰＬＬクロック信号との間の位相
エラーに対応するパルス幅ＴＷ１を持った第一パルス信
号と、前記ＰＬＬクロック信号のサイクルの所定の部分
に対応する幅ＴＷ２を持った第二パルス信号とを有して
おり、前記データ信号と前記ＰＬＬクロック信号との間
の位相エラーが存在する場合にはそれがＴＷ１−ＴＷ２
に比例しており、前記差動的積分回路が複数個の前記第
一パルス信号を積分する第一積分手段と各データ処理ウ
インド期間中に同複数個の前記第二パルス信号を積分す
る第二積分手段とを有しており、前記差動的積分回路及
び前記タイムスロットデコーダへ結合されており前記第
一及び第二の積分したパルス信号を比較し且つ各データ
処理ウインド毎に一度前記比較に従って前記クロック信
号の位相を前記データ遷移に対して前進又は遅延させる
アップ／ダウン信号を発生する比較器が設けられている
ことを特徴とする位相エラープロセサ。 - 【請求項８】 請求項７において、前記データ信号が交
互の正及び負の遷移を有しており、前記第一積分手段が
前記データ信号における相継ぐ正及び負の遷移に対応し
て前記第一パルス信号の少なくとも二つの相継ぐものを
積分し、前記第二積分手段が前記第一積分手段により積
分された第一パルス信号に対応する前記第二パルス信号
の相継ぐものを積分し、前記第一及び第二積分手段に結
合された前記比較器が前記積分した第一及び第二パルス
信号の間の差に対応して前記アップ／ダウン信号を発生
することを特徴とする位相エラープロセサ。 - 【請求項９】 請求項７において、前記データ信号がデ
ータ処理ウインド期間中に所定数未満のデータ遷移有す
る場合にデータ無効信号を発生する手段が設けられてい
ることを特徴とする位相エラープロセサ。 - 【請求項１０】 請求項７において、前記位相検知器を
前記積分回路へ結合するゲート回路が設けられており、
前記ゲート回路が、所定数の比例的位相エラー情報信号
が、各前記データ処理ウインド期間中に、前記積分回路
へ伝搬することを許容することを特徴とする位相エラー
プロセサ。 - 【請求項１１】 請求項７において、前記積分回路が、
更なる位相エラー情報を積分する準備をするためにデー
タ処理ウインド毎に一度前記積分した位相エラー情報を
ダンプする手段を有することを特徴とする位相エラープ
ロセサ。 - 【請求項１２】 位相エラープロセサにおいて、クロッ
ク信号を受取り且つＮを正の整数としてＮ個のクロック
サイクルのデータ処理ウインドを画定するタイミング信
号を発生するタイムスロットデコーダが設けられてお
り、データ信号における各データ遷移に対し前記クロッ
ク信号と前記データ信号との位相差を検知する位相検知
器から比例的位相エラー情報を受取るゲート回路が設け
られており、前記受取った比例的位相エラー情報は、前
記データ信号における各データ遷移とＰＬＬクロック信
号との間の位相エラーに対応するパルス幅ＴＷ１を持っ
た第一パルス信号と、前記ＰＬＬクロック信号のサイク
ルの所定の一部に対応する幅ＴＷ２を持った第二パルス
信号とを有しており、前記データ信号と前記ＰＬＬクロ
ック信号との間の位相エラーが存在する場合にはそれが
ＴＷ１−ＴＷ２に比例し、前記ゲート回路が、所定数の
前記第一及び第二パルス信号が、各前記データ処理ウイ
ンド期間中に、前記ゲート回路を介して伝搬することを
許容し、前記ゲート回路が前記第一パルス信号をゲート
動作するため及び前記第二パルス信号をゲート動作する
ために同一の回路を使用することを特徴とする位相エラ
ープロセサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/731,138 US5239561A (en) | 1991-07-15 | 1991-07-15 | Phase error processor |
| US731138 | 1991-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291946A JPH05291946A (ja) | 1993-11-05 |
| JP3263436B2 true JP3263436B2 (ja) | 2002-03-04 |
Family
ID=24938224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18550992A Expired - Lifetime JP3263436B2 (ja) | 1991-07-15 | 1992-07-13 | 位相エラープロセサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5239561A (ja) |
| EP (1) | EP0523886B1 (ja) |
| JP (1) | JP3263436B2 (ja) |
| KR (1) | KR100230611B1 (ja) |
| DE (1) | DE69214888T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6078634A (en) * | 1993-10-08 | 2000-06-20 | Texas Instruments Incorporated | Phase-locked loop circuit with a multi-cycle phase detector and multi-current charge pump |
| CA2130871C (en) * | 1993-11-05 | 1999-09-28 | John M. Alder | Method and apparatus for a phase-locked loop circuit with holdover mode |
| KR970002949B1 (ko) * | 1994-05-25 | 1997-03-13 | 삼성전자 주식회사 | 디지탈 통신시스템의 클럭발생방법 및 그 회로 |
| US5477177A (en) * | 1995-01-11 | 1995-12-19 | National Semiconductor Corporation | Phase error processor circuit with a comparator input swapping technique |
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| US5974464A (en) * | 1995-10-06 | 1999-10-26 | Silicon Image, Inc. | System for high speed serial video signal transmission using DC-balanced coding |
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- 1991-07-15 US US07/731,138 patent/US5239561A/en not_active Expired - Lifetime
-
1992
- 1992-07-01 EP EP92306099A patent/EP0523886B1/en not_active Expired - Lifetime
- 1992-07-01 DE DE69214888T patent/DE69214888T2/de not_active Expired - Fee Related
- 1992-07-13 JP JP18550992A patent/JP3263436B2/ja not_active Expired - Lifetime
- 1992-07-14 KR KR1019920012500A patent/KR100230611B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR930003595A (ko) | 1993-02-24 |
| DE69214888D1 (de) | 1996-12-05 |
| JPH05291946A (ja) | 1993-11-05 |
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| DE69214888T2 (de) | 1997-05-15 |
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