JPH0282835A - ディジタル信号受信装置 - Google Patents
ディジタル信号受信装置Info
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- JPH0282835A JPH0282835A JP63235425A JP23542588A JPH0282835A JP H0282835 A JPH0282835 A JP H0282835A JP 63235425 A JP63235425 A JP 63235425A JP 23542588 A JP23542588 A JP 23542588A JP H0282835 A JPH0282835 A JP H0282835A
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- signal
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- digital signal
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Links
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- 238000005070 sampling Methods 0.000 claims abstract description 24
- 230000001360 synchronised effect Effects 0.000 claims description 14
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- ZZUFCTLCJUWOSV-UHFFFAOYSA-N furosemide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC(C(O)=O)=C1NCC1=CC=CO1 ZZUFCTLCJUWOSV-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/06—Speed or phase control by synchronisation signals the synchronisation signals differing from the information signals in amplitude, polarity or frequency or length
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔゛産業上の利用分野〕
この発明は、例えばディジタル・オーディオ・インター
フェースを介されたディジタル信号からシステムクロッ
クを生成するのに適用されるディジタル信号受信装置に
関する。
フェースを介されたディジタル信号からシステムクロッ
クを生成するのに適用されるディジタル信号受信装置に
関する。
この発明では、所定周期毎に同期データが挿入され、且
つディジタル変調された入力ディジタ、小信号から同期
データに同期したタイミング信号を得るようにしたディ
ジタル信号受信装置において、同期データに基づいて、
入力ディジタル信号のサンプリング周波数等を示す検出
信号を発生する回路と、 複数の周波数の信号を安定なクロックに基づいて発生す
ると共に、一つの信号を検出信号により第１の基準信号
として選択する第１のウィンドウ発生回路と、 ＰＬＬの出力信号に基づいて同期データに同期した第２
の基準信号を発生する第２のウィンドウ発生回路と、 ＰＬＬが安定する迄の期間、第１の基準信号をＰＬＬに
供給し、この期間の経過後に第２の基準信号をＰＬＬに
供給するように、切り替えるセレクタと が備えられ、異なるサンプリング周波数の入力ディジタ
ル信号に関して、安定にタイミング信号を発生すること
ができる。
つディジタル変調された入力ディジタ、小信号から同期
データに同期したタイミング信号を得るようにしたディ
ジタル信号受信装置において、同期データに基づいて、
入力ディジタル信号のサンプリング周波数等を示す検出
信号を発生する回路と、 複数の周波数の信号を安定なクロックに基づいて発生す
ると共に、一つの信号を検出信号により第１の基準信号
として選択する第１のウィンドウ発生回路と、 ＰＬＬの出力信号に基づいて同期データに同期した第２
の基準信号を発生する第２のウィンドウ発生回路と、 ＰＬＬが安定する迄の期間、第１の基準信号をＰＬＬに
供給し、この期間の経過後に第２の基準信号をＰＬＬに
供給するように、切り替えるセレクタと が備えられ、異なるサンプリング周波数の入力ディジタ
ル信号に関して、安定にタイミング信号を発生すること
ができる。
民生用ディジタルオーディオ機器で、ディジタルオーデ
ィオ信号を伝送する標準的なインターフェースが提案さ
れている。第７図は、このディジタル・オーディオ・イ
ンターフェースの信号フォーマットを示す、ディジタル
オーディオ信号のサンプリング周波数Ｆｓの逆数である
周期Ｔｓが１フレームとされ、ｌフレームの前半の期間
に左チャンネルのデータが配され、その後半の期間に右
チャンネルのデータが配される。２フレームがサブフレ
ームの称され、サブフレームには、３２ビツトのデータ
が挿入されている。
ィオ信号を伝送する標準的なインターフェースが提案さ
れている。第７図は、このディジタル・オーディオ・イ
ンターフェースの信号フォーマットを示す、ディジタル
オーディオ信号のサンプリング周波数Ｆｓの逆数である
周期Ｔｓが１フレームとされ、ｌフレームの前半の期間
に左チャンネルのデータが配され、その後半の期間に右
チャンネルのデータが配される。２フレームがサブフレ
ームの称され、サブフレームには、３２ビツトのデータ
が挿入されている。
サブフレームの先頭に４ビツトのプリアンプルが位置し
、次に、４ビツトの補助データＡＵＸが位置し、その後
に２０ビツトのディジタルオーディオデータが最下位ピ
ッｌ−（ＬＳＢ）から順に配されている。このオーディ
オデータの後に４ビツトの制御信号ｖ、ｕ、ｃ、ｐが付
加されている。
、次に、４ビツトの補助データＡＵＸが位置し、その後
に２０ビツトのディジタルオーディオデータが最下位ピ
ッｌ−（ＬＳＢ）から順に配されている。このオーディ
オデータの後に４ビツトの制御信号ｖ、ｕ、ｃ、ｐが付
加されている。
制御信号は、（■：有効フラグ、Ｕ：ユーザデータ、Ｃ
：チャンネルステータス、Ｐ：パリティビット）であり
、データの有効又は無効、ディジタルコピーの禁止、サ
ンプリング周波数等を示すのに使用される。プリアンプ
ルを除（２８ビツトがバイフェーズ変調され、プリアン
プルは、バイフェーズでない他の方式でディジタル変調
されている。
：チャンネルステータス、Ｐ：パリティビット）であり
、データの有効又は無効、ディジタルコピーの禁止、サ
ンプリング周波数等を示すのに使用される。プリアンプ
ルを除（２８ビツトがバイフェーズ変調され、プリアン
プルは、バイフェーズでない他の方式でディジタル変調
されている。
上述の信号フォーマットを有するディジタル信号を受信
する装置では、ディジタル復調、データの抜き取り等の
ために、受信信号に同期したシステムクロックをＰＬＬ
で生成する必要がある。即ち、受信されたディジタル信
号中のプリアンプルに同期した２Ｆｓの周波数の信号が
ＰＬＬに対して、基準信号として供給される。
する装置では、ディジタル復調、データの抜き取り等の
ために、受信信号に同期したシステムクロックをＰＬＬ
で生成する必要がある。即ち、受信されたディジタル信
号中のプリアンプルに同期した２Ｆｓの周波数の信号が
ＰＬＬに対して、基準信号として供給される。
従来では、第８図に示す構成で受信信号からＰＬＬに対
する基準信号が形成されていた。第９図は、第８図のタ
イミングチャートである。
する基準信号が形成されていた。第９図は、第８図のタ
イミングチャートである。
第８図において、４１が受信されたディジタル・オーデ
ィオ・インターフェースの信号フォーマットを有するデ
ィジタル信号ＲＸの入力端子を示す、入力ディジタル信
号ＲＸがエツジ検出回路４２に供給され、信号ＲＸの立
ち上がり及び立ち下がりのタイミングで夫々発生するエ
ツジパルスＥＯが得られる。
ィオ・インターフェースの信号フォーマットを有するデ
ィジタル信号ＲＸの入力端子を示す、入力ディジタル信
号ＲＸがエツジ検出回路４２に供給され、信号ＲＸの立
ち上がり及び立ち下がりのタイミングで夫々発生するエ
ツジパルスＥＯが得られる。
エツジパルスＥＯがリトリガブルのモノマルチ（単安定
マルチバイブレーク）４３に供給される。
マルチバイブレーク）４３に供給される。
モノマルチ４３は、エツジパルスＥＯの立ち上がりでト
リガーされ、モノマルチ４３からパルス信号ＷＮＩが発
生する。このパルス信号ＷＮＩは、エツジパルスＥＯの
立ち上がりからτの期間、ローレベルとなる信号である
。モノマルチ４３の出力信号ＷＮＩがモノマルチ４４に
供給され、モノマルチ４４から信号ＷＮＩの立ち下がり
から、所定の期間、ａ−レベルとなるパルス信号ＷＮ２
が発生する。この信号ＷＮ２は、入力ディジタル信号の
サンプリングＦｓの２倍（２Ｆｓ）の周波数であり、次
段のＰＬＬ４５に基準信号として供給される。ＰＬＬ４
５の出力端子４６から入力ディジタル信号ＲＸと同期し
たシステムクロックが取り出される。
リガーされ、モノマルチ４３からパルス信号ＷＮＩが発
生する。このパルス信号ＷＮＩは、エツジパルスＥＯの
立ち上がりからτの期間、ローレベルとなる信号である
。モノマルチ４３の出力信号ＷＮＩがモノマルチ４４に
供給され、モノマルチ４４から信号ＷＮＩの立ち下がり
から、所定の期間、ａ−レベルとなるパルス信号ＷＮ２
が発生する。この信号ＷＮ２は、入力ディジタル信号の
サンプリングＦｓの２倍（２Ｆｓ）の周波数であり、次
段のＰＬＬ４５に基準信号として供給される。ＰＬＬ４
５の出力端子４６から入力ディジタル信号ＲＸと同期し
たシステムクロックが取り出される。
入力ディジタル信号ＲＸ中のプリアンプルは、一つ前の
サブフレームの最後のシンボルの値（０又は１）と２チ
ヤンネルステレオの送り方に応じて、６種類のビットパ
ターンを持ちうる。第９図に示すプリアンプルの一例は
、反転間隔が（３Ｔ。
サブフレームの最後のシンボルの値（０又は１）と２チ
ヤンネルステレオの送り方に応じて、６種類のビットパ
ターンを持ちうる。第９図に示すプリアンプルの一例は
、反転間隔が（３Ｔ。
３Ｔ、Ｔ、Ｔ）のものである。図示せずも、プリアンプ
ルの他のビットパターンにおいても、ブリアンプルの最
初に３Ｔの反転間隔が存在している。
ルの他のビットパターンにおいても、ブリアンプルの最
初に３Ｔの反転間隔が存在している。
ここで、Ｔは、周波数１２８Ｆｓの逆数である。
従って、ディジタル信号ＲＸに同期した信号を生成する
には、信号ＲＸ中の３Ｔの期間（パルス幅）が検出され
る。従来のモノマルチ４３が３Ｔの期間を検出している
。
には、信号ＲＸ中の３Ｔの期間（パルス幅）が検出され
る。従来のモノマルチ４３が３Ｔの期間を検出している
。
入力ディジタル信号ＲＸのサンプリング周波数Ｆｓとし
ては、３２ｋＨｚ 、 ４４．１ｋＨｚ 、 ４８
ｋ）Ｉｚの３種類あり得る。（Ｆｓ＝４４．１ｋＨｚ
）の時の２Ｔのパルス幅と、（Ｆ ｓ ＝４８ｋＨｚ
）の時の３Ｔのパルス幅とは、比較的近い値である。従
って、モノマルチの時定数で両者を判別する従来の構成
では、素子の値のバラツキ、素子の値の温度変動等によ
り、プリアンプルの検出を誤るおそれがあった。また、
モノマルチを多く使用する従来の構成は、ＩＣ化に不向
きであった。
ては、３２ｋＨｚ 、 ４４．１ｋＨｚ 、 ４８
ｋ）Ｉｚの３種類あり得る。（Ｆｓ＝４４．１ｋＨｚ
）の時の２Ｔのパルス幅と、（Ｆ ｓ ＝４８ｋＨｚ
）の時の３Ｔのパルス幅とは、比較的近い値である。従
って、モノマルチの時定数で両者を判別する従来の構成
では、素子の値のバラツキ、素子の値の温度変動等によ
り、プリアンプルの検出を誤るおそれがあった。また、
モノマルチを多く使用する従来の構成は、ＩＣ化に不向
きであった。
従って、この発明の目的は、プリアンプルを正しく検出
することにより、入力ディジタル信号のサンプリング周
波数に同期したタイミング信号を安定にはでき、また、
ＩＣ化に通したディジタル信号受信装置を提供すること
にある。
することにより、入力ディジタル信号のサンプリング周
波数に同期したタイミング信号を安定にはでき、また、
ＩＣ化に通したディジタル信号受信装置を提供すること
にある。
この発明では、所定周期毎に同期データが挿入され、且
つディジタル変調された入力ディジタル信号ＲＸから同
期データに同期したタイミング信号を得るようにしたデ
ィジタル信号受信装置において、 同期データに基づいて、入力ディジタル信号ＲＸのサン
プリング周波数等を示す検出信号Ｓｔ。
つディジタル変調された入力ディジタル信号ＲＸから同
期データに同期したタイミング信号を得るようにしたデ
ィジタル信号受信装置において、 同期データに基づいて、入力ディジタル信号ＲＸのサン
プリング周波数等を示す検出信号Ｓｔ。
Ｓ２を発生する回路２１と、
複数の周波数の信号を安定なクロックＣＫＩに基づいて
発生すると共に、一つの信号を検出信号３１．３２によ
り第１の基準信号ＲＥＩとして選択する第１の信号発生
回路４と、 ＰＬＬ７の出力信号ＣＫ２に基づいて同期データに同期
した第２の基準信号ＲＥ２を発生する第２の信号発生回
路５と、 ＰＬＬ７が安定する迄の期間、第１の基準信号ＲＥＩを
ＰＬＬ７に供給し、期間の経過後に第２の基準信号ＲＥ
２をＰＬＬ７に供給するように、切り替える回路６と が備えられている。
発生すると共に、一つの信号を検出信号３１．３２によ
り第１の基準信号ＲＥＩとして選択する第１の信号発生
回路４と、 ＰＬＬ７の出力信号ＣＫ２に基づいて同期データに同期
した第２の基準信号ＲＥ２を発生する第２の信号発生回
路５と、 ＰＬＬ７が安定する迄の期間、第１の基準信号ＲＥＩを
ＰＬＬ７に供給し、期間の経過後に第２の基準信号ＲＥ
２をＰＬＬ７に供給するように、切り替える回路６と が備えられている。
入力ディジタル信号ＲＸのサンプリング周波数Ｆｓとし
ては、４８ｋＨｚ 、 ４４．１ｋＨｚ 、 ３２
ｋＨｚの三種類ありうる。最大反転間隔検出回路２１で
は、クロック発生回路１８で形成された安定なクロック
信号ＣＫＩにより、最大反転間隔の長さが測定され、サ
ンプリング周波数Ｆｓが判別され、検出信号Ｓ１及びＳ
２が形成される。
ては、４８ｋＨｚ 、 ４４．１ｋＨｚ 、 ３２
ｋＨｚの三種類ありうる。最大反転間隔検出回路２１で
は、クロック発生回路１８で形成された安定なクロック
信号ＣＫＩにより、最大反転間隔の長さが測定され、サ
ンプリング周波数Ｆｓが判別され、検出信号Ｓ１及びＳ
２が形成される。
ウィンドウ発生回路４は、安定なクロックＣＫｌから（
Ｆ ｓ ＝ ４８ｋｌｌｚ又は４４．１ｋＨｚ ）の時
の信号と（Ｆ ｓ ＝３２ｋＨｚ ）の時の信号とを発
生し、その一方の信号が検出信号Ｓ１及びＳ２で選択さ
れて基準信号ＲＥＩとされる。
Ｆ ｓ ＝ ４８ｋｌｌｚ又は４４．１ｋＨｚ ）の時
の信号と（Ｆ ｓ ＝３２ｋＨｚ ）の時の信号とを発
生し、その一方の信号が検出信号Ｓ１及びＳ２で選択さ
れて基準信号ＲＥＩとされる。
ウィンドウ発生回路５は、ＰＬＬ７の出力信号ＧＫ２か
ら基準信号ＲＥ２を形成する。ＰＬＬ７の起動時では、
セレクタ６により、基準信号ＲＥ１が選択され、ＰＬＬ
７に供給される。ＰＬＬ７が基準信号ＲＥＩにロックし
た後で、セレクタ６が切り替えられ、基準信号ＲＥ２が
ＰＬＬ７に供給される。
ら基準信号ＲＥ２を形成する。ＰＬＬ７の起動時では、
セレクタ６により、基準信号ＲＥ１が選択され、ＰＬＬ
７に供給される。ＰＬＬ７が基準信号ＲＥＩにロックし
た後で、セレクタ６が切り替えられ、基準信号ＲＥ２が
ＰＬＬ７に供給される。
従って、安定なクロック信号ＣＫＩで入力ディジタル信
号のプリアンプルの中の３Ｔの期間の長さを検出し、サ
ンプリング周波数Ｆｓを判別するので、モノマルチの時
定数のような精度の低下がない。また、モノマルチを使
用しないので、ＩＣ化に適している。
号のプリアンプルの中の３Ｔの期間の長さを検出し、サ
ンプリング周波数Ｆｓを判別するので、モノマルチの時
定数のような精度の低下がない。また、モノマルチを使
用しないので、ＩＣ化に適している。
以下、この発明の一実施例について、図面を参照して説
明する。第１図において、■で示す入力端子にディジタ
ル・オーディオ・インターフェースの信号フォーマット
を有するディジタル信号ＲＸが供給される。入力ディジ
タル信号ＲＸがエツジ検出回路２及び３に供給される。
明する。第１図において、■で示す入力端子にディジタ
ル・オーディオ・インターフェースの信号フォーマット
を有するディジタル信号ＲＸが供給される。入力ディジ
タル信号ＲＸがエツジ検出回路２及び３に供給される。
エツジ検出回Ｂ２からのエツジパルス已１がウィンドウ
発生回路４及び最大反転間隔（Ｔｍａｘ ）検出回路２
１に供給される。エツジ検出回路３からのエツジパルス
Ｅ２がウィンドウ発生回路５及び復調回路１４に供給さ
れる。復調回路１４では、バイフェーズ変調の復調がな
される。
発生回路４及び最大反転間隔（Ｔｍａｘ ）検出回路２
１に供給される。エツジ検出回路３からのエツジパルス
Ｅ２がウィンドウ発生回路５及び復調回路１４に供給さ
れる。復調回路１４では、バイフェーズ変調の復調がな
される。
ウィンドウ発生回路４からの基準信号ＲＥＩ及びウィン
ドウ発生回路５からの基準信号ＲＥ２がセレクタ６に供
給され、セレクタ６で選択された一方の基準信号がＰＬ
Ｌ７の位相比較回路８に供給される。ＰＬＬ７は、位相
比較回路８の出力信号がローパスフィルタ９を介して制
御電圧として供給されるＶＣＯＩＯを有し、ＶＣＯＩＯ
によりクロック信号ＣＫ２が形成される。このクロック
信号ＣＫ２がエツジ検出回路３、ウィンドウ発生回路５
及びタイミング生成回路１１に供給され、タイミング生
成回路１１の出力信号がセレクタ１２に供給される。セ
レクタ１２の出力端子１３に入力ディジタル信号ＲＸに
同期したクロック信号が取り出される。
ドウ発生回路５からの基準信号ＲＥ２がセレクタ６に供
給され、セレクタ６で選択された一方の基準信号がＰＬ
Ｌ７の位相比較回路８に供給される。ＰＬＬ７は、位相
比較回路８の出力信号がローパスフィルタ９を介して制
御電圧として供給されるＶＣＯＩＯを有し、ＶＣＯＩＯ
によりクロック信号ＣＫ２が形成される。このクロック
信号ＣＫ２がエツジ検出回路３、ウィンドウ発生回路５
及びタイミング生成回路１１に供給され、タイミング生
成回路１１の出力信号がセレクタ１２に供給される。セ
レクタ１２の出力端子１３に入力ディジタル信号ＲＸに
同期したクロック信号が取り出される。
復調回路１４には、タイミング生成回路１１からのタイ
ミング信号が供給され、復調回路１４の出力端子１５，
１６．１７に夫々受信データが取り出される。出力端子
１５には、オーディオデータ及び制御信号が得られ、出
力端子１６には、サブフレーム周期の信号が得られ、出
力端子１７には、１９２フレームの周期の信号が得られ
る。
ミング信号が供給され、復調回路１４の出力端子１５，
１６．１７に夫々受信データが取り出される。出力端子
１５には、オーディオデータ及び制御信号が得られ、出
力端子１６には、サブフレーム周期の信号が得られ、出
力端子１７には、１９２フレームの周期の信号が得られ
る。
１８は、水晶発振回路により安定なクロック信号ＣＫｌ
を発生するためのクロック発生回路を示す。クロック信
号ＣＫＩがエツジ検出回路２、ウィンドウ発生回路４、
最大反転間隔検出回路２１及びタイミング生成回路１９
に供給される。タイミング生成回路１９の出力信号がセ
レクタ１２に供給される。クロック発生回路１８は、ク
ロック制御回路２０からの制御信号でクロック信号ＣＫ
ｌの発生動作のオン／オフが制御され、また、クロック
制御回路２０からの制御信号Ｐ６でセレクタ１２が制御
される。
を発生するためのクロック発生回路を示す。クロック信
号ＣＫＩがエツジ検出回路２、ウィンドウ発生回路４、
最大反転間隔検出回路２１及びタイミング生成回路１９
に供給される。タイミング生成回路１９の出力信号がセ
レクタ１２に供給される。クロック発生回路１８は、ク
ロック制御回路２０からの制御信号でクロック信号ＣＫ
ｌの発生動作のオン／オフが制御され、また、クロック
制御回路２０からの制御信号Ｐ６でセレクタ１２が制御
される。
最大反転間隔検出回路２１は、入力ディジタル信号ＲＸ
のサンプリング周波数Ｆｓを判別し、サンプリング周波
数Ｆｓが３２ｋＨｚか４４．１ｋＨｚ （又は４８ｋＨ
ｚ）かを示す検出信号Ｓ１及びＢ２を発生する。また、
サンプリング周波数Ｆｓが判別できない時には、エラー
信号Ｐ１を発生する。このエラー信号Ｐｌがアンロック
検出回路２２に供給される。アンロック検出回路２２に
は、復調回路１４から復調エラーを示すエラー信号Ｐ２
が供給される。アンロック検出回路２２は、セレクタ６
を制御する制御信号Ｐ３を発生する。また、出力端子２
３に対して、ロック外れであることを示すミューティン
グ信号を出力する。更に、クロック制御回路２０に対し
て、信号Ｐ５を出力し、ＰＬＬ７がロック外れの状態で
は、クロック発生動作を行い、ＰＬＬ７がロック状態で
は、クロック発生動作を停止するように、クロック発生
回路１８が制御される。
のサンプリング周波数Ｆｓを判別し、サンプリング周波
数Ｆｓが３２ｋＨｚか４４．１ｋＨｚ （又は４８ｋＨ
ｚ）かを示す検出信号Ｓ１及びＢ２を発生する。また、
サンプリング周波数Ｆｓが判別できない時には、エラー
信号Ｐ１を発生する。このエラー信号Ｐｌがアンロック
検出回路２２に供給される。アンロック検出回路２２に
は、復調回路１４から復調エラーを示すエラー信号Ｐ２
が供給される。アンロック検出回路２２は、セレクタ６
を制御する制御信号Ｐ３を発生する。また、出力端子２
３に対して、ロック外れであることを示すミューティン
グ信号を出力する。更に、クロック制御回路２０に対し
て、信号Ｐ５を出力し、ＰＬＬ７がロック外れの状態で
は、クロック発生動作を行い、ＰＬＬ７がロック状態で
は、クロック発生動作を停止するように、クロック発生
回路１８が制御される。
アンロック検出回路２２で発生した制御信号Ｐ３により
、ＰＬＬ７がロック状態になるまでの受信データが入力
された初期の期間では、起動用の基準信号ＲＥＩをセレ
クタ６が選択する。また、制御信号Ｐ３により、最大反
転間隔を正しく検出できない時、復調エラーが発生した
時において、起動用の基準信号ＲＥＩをセレクタ６が選
択する。
、ＰＬＬ７がロック状態になるまでの受信データが入力
された初期の期間では、起動用の基準信号ＲＥＩをセレ
クタ６が選択する。また、制御信号Ｐ３により、最大反
転間隔を正しく検出できない時、復調エラーが発生した
時において、起動用の基準信号ＲＥＩをセレクタ６が選
択する。
上記以外の場合には、基準信号ＲＥ２をセレクタ６が選
択する。ＰＬＬ７がロック状態になる迄の期間では、エ
ラー信号Ｐ２が受は付けられない。
択する。ＰＬＬ７がロック状態になる迄の期間では、エ
ラー信号Ｐ２が受は付けられない。
最大反転間隔検出回路２１では、連続する６４個のエツ
ジパルスＥ２の間隔が夫々カウンタを使用してクロック
信号ＣＫＩの個数で測定される。
ジパルスＥ２の間隔が夫々カウンタを使用してクロック
信号ＣＫＩの個数で測定される。
６４個の間隔の中に少な（共−つの３Ｔの間隔があるの
で、最大の間隔が３Ｔの間隔として検出される。この検
出された３Ｔの間隔（カウンタの計数値）により、入力
ディジタル信号ＲＸのサンプリング周波数Ｆｓが判別さ
れる。クロック信号ＣＫ１の周波数が例えば１８．４３
２ＭＨｚの場合の判別は、下記のようになされる。
で、最大の間隔が３Ｔの間隔として検出される。この検
出された３Ｔの間隔（カウンタの計数値）により、入力
ディジタル信号ＲＸのサンプリング周波数Ｆｓが判別さ
れる。クロック信号ＣＫ１の周波数が例えば１８．４３
２ＭＨｚの場合の判別は、下記のようになされる。
計数値＝７〜１０の場合
Ｆ ｓ ＝４４．１ｋＨｚ 〜４８ｋｌｌｚ計数値＝１
１〜１４の場合 Ｆｓ＝３２ｋＨｚ この判別に応じて、検出信号Ｓ１及びＳ２が発生する。
１〜１４の場合 Ｆｓ＝３２ｋＨｚ この判別に応じて、検出信号Ｓ１及びＳ２が発生する。
また、計数値が上記以外の場合では、エラーと判断し、
エラー信号Ｐ１が出力される。
エラー信号Ｐ１が出力される。
ウィンドウ発生回路４は、第３図に示すように、二つの
ウィンドウ発生回路３０Ａ及び３０Ｂとセレクタ３１と
からなる。ウィンドウ発生回路３０Ａは、第２図に示す
ように、カウンタ３２及び３３からなる。カウンタ３２
及び３３には、クロック発生回路１８で生成されたクロ
ック信号ＣＫＩがクロック入力として供給される。
ウィンドウ発生回路３０Ａ及び３０Ｂとセレクタ３１と
からなる。ウィンドウ発生回路３０Ａは、第２図に示す
ように、カウンタ３２及び３３からなる。カウンタ３２
及び３３には、クロック発生回路１８で生成されたクロ
ック信号ＣＫＩがクロック入力として供給される。
カウンタ３２にエツジパルスＥｌがロードパルスとして
供給され、例えばゼロデータがカウンタ３２にエツジパ
ルスＥｌの立ち上がりでロードされる。このロードの時
からカウンタ３２が７個のクロック信号ＣＫＩを計数し
た時にウィンドウ信号ＷＡＩが発生し、ウィンドウ信号
ＷＡＩがカウンタ３３にロードパルスとして供給される
。カウンタ３３は、ウィンドウ信号ＷＡＩの立ち上がり
からクロック信号ＣＫＩを計数して、所定個数のクロッ
ク信号ＣＫＩを計数する期間、ローレベルとなる信号Ｒ
ＥＡＩを発生する。
供給され、例えばゼロデータがカウンタ３２にエツジパ
ルスＥｌの立ち上がりでロードされる。このロードの時
からカウンタ３２が７個のクロック信号ＣＫＩを計数し
た時にウィンドウ信号ＷＡＩが発生し、ウィンドウ信号
ＷＡＩがカウンタ３３にロードパルスとして供給される
。カウンタ３３は、ウィンドウ信号ＷＡＩの立ち上がり
からクロック信号ＣＫＩを計数して、所定個数のクロッ
ク信号ＣＫＩを計数する期間、ローレベルとなる信号Ｒ
ＥＡＩを発生する。
ウィンドウ発生回路３０Ａと同様の構成のウィンドウ発
生回路３０Ｂにより、信号ＲＥＢＩが形成される。これ
らの信号ＲＥＡＩ及びＲＥＢＩがセレクタ３１に供給さ
れ、その一方の信号が基準信号ＲＥＩとして出力される
。セレクタ３１は、最大反転間隔検出回路２１からの検
出信号Ｓ１及びＳ２により制御される。入力ディジタル
信号ＲＸのサンプリング周波数Ｆｓが４８ｋＨｚ又は４
４゜１ｋｌｌｚの場合には、ウィンドウ発生回路３０Ａ
からの信号ＲＥＡＬをセレクタ３１が選択し、そのサン
プリング周波数Ｆｓが３２ｋＨｚの場合には、ウィンド
ウ発生回路３０Ｂからの信号ＲＥＢＩをセレクタ３１が
選択する。
生回路３０Ｂにより、信号ＲＥＢＩが形成される。これ
らの信号ＲＥＡＩ及びＲＥＢＩがセレクタ３１に供給さ
れ、その一方の信号が基準信号ＲＥＩとして出力される
。セレクタ３１は、最大反転間隔検出回路２１からの検
出信号Ｓ１及びＳ２により制御される。入力ディジタル
信号ＲＸのサンプリング周波数Ｆｓが４８ｋＨｚ又は４
４゜１ｋｌｌｚの場合には、ウィンドウ発生回路３０Ａ
からの信号ＲＥＡＬをセレクタ３１が選択し、そのサン
プリング周波数Ｆｓが３２ｋＨｚの場合には、ウィンド
ウ発生回路３０Ｂからの信号ＲＥＢＩをセレクタ３１が
選択する。
第４図に示されるタイミングチャートを参照してウィン
ドウ発生回路３０Ａ及び３０Ｂの動作を説明する。第４
図Ａがクロック信号ＣＫＩを示し、第４図Ｂが（Ｆｓ＝
４８ｋＨｚ又は４４．１ｋＨｚ ）の信号ＲＸのプリア
ンプル部分を示す。エツジ検出回路２からは、第４図Ｃ
に示すエツジパルスＥ１が発生する。ウィンドウ発生回
１３０Ａのカウンタ３２は、エツジパルスＥ１の立ち上
がりからクロック信号ＣＫＩを７個計数した時、即ち、
クロック信号ＣＫＩの周期をｔとすると、７ｔの期間経
過後に立ち上がるウィンドウ信号ＷＡＩ（第４図Ｄ）を
発生する。このウィンドウ信号ＷＡＩでロードされたカ
ウンタ３３からクロック信号ＣＫ１を所定個数（例えば
２５６個）数える期間、ローレベルとなる第４図Ｅに示
す信号ＲＥＡＩが発生する。
ドウ発生回路３０Ａ及び３０Ｂの動作を説明する。第４
図Ａがクロック信号ＣＫＩを示し、第４図Ｂが（Ｆｓ＝
４８ｋＨｚ又は４４．１ｋＨｚ ）の信号ＲＸのプリア
ンプル部分を示す。エツジ検出回路２からは、第４図Ｃ
に示すエツジパルスＥ１が発生する。ウィンドウ発生回
１３０Ａのカウンタ３２は、エツジパルスＥ１の立ち上
がりからクロック信号ＣＫＩを７個計数した時、即ち、
クロック信号ＣＫＩの周期をｔとすると、７ｔの期間経
過後に立ち上がるウィンドウ信号ＷＡＩ（第４図Ｄ）を
発生する。このウィンドウ信号ＷＡＩでロードされたカ
ウンタ３３からクロック信号ＣＫ１を所定個数（例えば
２５６個）数える期間、ローレベルとなる第４図Ｅに示
す信号ＲＥＡＩが発生する。
入力ディジタル信号ＲＸが第４図Ｆに示すように、（Ｆ
ｓ ＝ ３２ｋＨｚ ）の場合には、第４図Ｇに示す
エツジパルスＥ１が発生する。ウィンドウ発生回路３０
Ｂでは、エツジパルスＥｌの立ち下がりからｌｉｔの期
間、ローレベルとなる第４図Ｈに示すウィンドウ信号Ｗ
ＢＩが発生し、このウィンドウ信号ＷＢＩにより、第４
図Ｉに示す信号ＲＥＢＩが形成される。
ｓ ＝ ３２ｋＨｚ ）の場合には、第４図Ｇに示す
エツジパルスＥ１が発生する。ウィンドウ発生回路３０
Ｂでは、エツジパルスＥｌの立ち下がりからｌｉｔの期
間、ローレベルとなる第４図Ｈに示すウィンドウ信号Ｗ
ＢＩが発生し、このウィンドウ信号ＷＢＩにより、第４
図Ｉに示す信号ＲＥＢＩが形成される。
上述のように、ウィンドウ発生回路４は、入力ディジタ
ル信号ＲＸの複数のサンプリング周波数Ｆｓに夫々対応
した起動用の基準信号ＲＥＩをクロック信号ＣＫＩに基
づいて発生する。
ル信号ＲＸの複数のサンプリング周波数Ｆｓに夫々対応
した起動用の基準信号ＲＥＩをクロック信号ＣＫＩに基
づいて発生する。
ウィンドウ発生回路５は、第５図に示すように、カウン
タ３４及び３５からなる。カウンタ３４は、エツジパル
スＥ２でロードされ、ＰＬＬ７で形成されたクロック信
号ＣＫ２を計数する。カウンタ３４で発生したウィンド
ウ信号Ｗ２がカウンタ３５にロードパルスとして供給さ
れる。カウンタ３５からクロック信号ＣＫ２を分周した
基準信号ＲＥ２が出力される。
タ３４及び３５からなる。カウンタ３４は、エツジパル
スＥ２でロードされ、ＰＬＬ７で形成されたクロック信
号ＣＫ２を計数する。カウンタ３４で発生したウィンド
ウ信号Ｗ２がカウンタ３５にロードパルスとして供給さ
れる。カウンタ３５からクロック信号ＣＫ２を分周した
基準信号ＲＥ２が出力される。
第６図は、ウィンドウ発生回路５の動作を示すタイミン
グチャートである。第６図Ａがクロック信号ＣＫ２を示
し、第６図Ｂが入力ディジタル信号ＲＸを示し、第６図
ＣがエツジパルスＥ２を示す、第６図は、信号ＲＸのサ
ンプリング周波数が４８ｋＨｚ又は４４．１ｋＨｚの場
合であり、第６図りに示すように、カウンタ３５におい
て、クロック信号ＣＫ２が７個計数されることでウィン
ドウ信号Ｗ２が形成される。信号ＲＸのサンプリング周
波数が３２ｋＨｚの場合には、クロック信号ＣＫ２の周
波数も低くなる。ウィンドウ信号Ｗ２がカウンタ３５に
供給され、基準信号ＲＥ２が形成される。
グチャートである。第６図Ａがクロック信号ＣＫ２を示
し、第６図Ｂが入力ディジタル信号ＲＸを示し、第６図
ＣがエツジパルスＥ２を示す、第６図は、信号ＲＸのサ
ンプリング周波数が４８ｋＨｚ又は４４．１ｋＨｚの場
合であり、第６図りに示すように、カウンタ３５におい
て、クロック信号ＣＫ２が７個計数されることでウィン
ドウ信号Ｗ２が形成される。信号ＲＸのサンプリング周
波数が３２ｋＨｚの場合には、クロック信号ＣＫ２の周
波数も低くなる。ウィンドウ信号Ｗ２がカウンタ３５に
供給され、基準信号ＲＥ２が形成される。
ウィンドウ発生回路５は、上述のように、ＰＬＬ７で形
成されたクロック信号ＣＫ２から基準信号ＲＥ２を発生
するので、基準信号ＲＥ２が入力ディジタル信号ＲＸに
同期したものである。
成されたクロック信号ＣＫ２から基準信号ＲＥ２を発生
するので、基準信号ＲＥ２が入力ディジタル信号ＲＸに
同期したものである。
ＰＬＬ７を起動する初期状態では、セレクタ６がウィン
ドウ発生回路４からの第１の基準信号ＲＥ１を選択する
。ＰＬＬ７がこの基準信号ＲＥＩにロックする迄の期間
では、基準信号ＲＥＩが選択される。この期間で発生す
る復調エラーを示すエラー信号Ｐ２が受は付けられない
。
ドウ発生回路４からの第１の基準信号ＲＥ１を選択する
。ＰＬＬ７がこの基準信号ＲＥＩにロックする迄の期間
では、基準信号ＲＥＩが選択される。この期間で発生す
る復調エラーを示すエラー信号Ｐ２が受は付けられない
。
ＰＬＬ７が基準信号ＲＥＩにロックした後には、セレク
タ６が切り替えられ、ウィンドウ発生回路５からの第２
の基準信号ＲＥ２をセレクタ６が選択する。また、ビー
トの発生を防止するために、クロック制御回路２０によ
り、クロック発生回路１８からのクロック信号ＣＫＩの
発生がオフとされる。ＰＬＬ７のｖｃｏｉ ｏは、基準
信号ＲＥＩにより、入力ディジタル信号ＲＸのサンプリ
ング周波数Ｆｓに略々一致した周波数で発振しているの
で、基準信号ＲＥ２に速やかにロックする。このセレク
タ６が切り替えられた直後の所定期間でも、エラー信号
Ｐ２が受は付けられない。
タ６が切り替えられ、ウィンドウ発生回路５からの第２
の基準信号ＲＥ２をセレクタ６が選択する。また、ビー
トの発生を防止するために、クロック制御回路２０によ
り、クロック発生回路１８からのクロック信号ＣＫＩの
発生がオフとされる。ＰＬＬ７のｖｃｏｉ ｏは、基準
信号ＲＥＩにより、入力ディジタル信号ＲＸのサンプリ
ング周波数Ｆｓに略々一致した周波数で発振しているの
で、基準信号ＲＥ２に速やかにロックする。このセレク
タ６が切り替えられた直後の所定期間でも、エラー信号
Ｐ２が受は付けられない。
基準信号ＲＥ２がＰＬＬ７に供給される状態に移行して
も、最大反転間隔検出回路２１からのエラー信号ＰＬ及
び復調回路１４からのエラー信号Ｐ２が発生すると、起
動時の動作に戻る。つまり、クロック発生回路１８がク
ロック信号ＣＫＩの発生動作を開始し、最大反転間隔の
検出がなされ、基準信号ＲＥＩが発生する。
も、最大反転間隔検出回路２１からのエラー信号ＰＬ及
び復調回路１４からのエラー信号Ｐ２が発生すると、起
動時の動作に戻る。つまり、クロック発生回路１８がク
ロック信号ＣＫＩの発生動作を開始し、最大反転間隔の
検出がなされ、基準信号ＲＥＩが発生する。
この発明は、安定なクロック信号ＣＫ１を使用して、入
力ディジタル信号ＲＸのプリアンプルからサンプリング
周波数Ｆｓを判別し、サンプリング周波数Ｆｓに応じた
周波数の基準信号ＲＥＩを形成している。従って、モノ
マルチの時定数のように、温度変動等の誤差が生じ難く
、人力ディジタル信号ＲＸに正しく対応した基準信号を
ＰＬＬに供給できる。また、起動時には、基準信号ＲＥ
１をＰＬＬに供給し、所定期間後に、基準信号ＲＥ２を
供給するので、ＰＬＬのロックが安定になされる。然も
、この発明は、モノマルチを使用しないので、ＩＣ化に
好適な構成である。
力ディジタル信号ＲＸのプリアンプルからサンプリング
周波数Ｆｓを判別し、サンプリング周波数Ｆｓに応じた
周波数の基準信号ＲＥＩを形成している。従って、モノ
マルチの時定数のように、温度変動等の誤差が生じ難く
、人力ディジタル信号ＲＸに正しく対応した基準信号を
ＰＬＬに供給できる。また、起動時には、基準信号ＲＥ
１をＰＬＬに供給し、所定期間後に、基準信号ＲＥ２を
供給するので、ＰＬＬのロックが安定になされる。然も
、この発明は、モノマルチを使用しないので、ＩＣ化に
好適な構成である。
第１図はこの発明の一実施例のブロック図、第２図、第
３図及び第５図はウィンドウ発生回路のブロック図、第
４図及び第６図はウィンドウ発生回路の動作説明に用い
るタイミングチャート、第７図はこの発明を適用できる
ディジタル・オーディオ・インターフェースの信号フォ
ーマットを示す路線図、第８図及び第９図は従来のディ
ジタル信号受信装置のブロック図及びその動作説明に用
いるタイミングチャートである。 ６．１２．３１：セレクタ、 ７：ＰＬＬ、１４：復調回路、 １８：クロック発生回路。 代理人 弁理士 杉 浦 正 知 図面における主要な符号の説明 １：入力ディジタル信号の入力端子、 ４．５：ウィンドウ発生回路、 手続補正書 昭和６３年１１月 ８日 ネさ［１ミイタ゛」 昭和６３年特許願第２３５４２５号 ２、発明の名称 ディジタル信号受信装置 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
Ｂ）ソ ニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 〒１７０ 住所 東京都豊島区東池袋１丁目４８番１０号６、補正
の対象 第９図 ７、補正の内容 （１）明細書中、１４頁８行、「パルスＥ２．を「パル
スＥｌｌと訂正する。 （２）同、２０頁７〜８行、「最大反転間隔検出回路２
１からのエラー信号Ｐ１及びｊを削除する。
３図及び第５図はウィンドウ発生回路のブロック図、第
４図及び第６図はウィンドウ発生回路の動作説明に用い
るタイミングチャート、第７図はこの発明を適用できる
ディジタル・オーディオ・インターフェースの信号フォ
ーマットを示す路線図、第８図及び第９図は従来のディ
ジタル信号受信装置のブロック図及びその動作説明に用
いるタイミングチャートである。 ６．１２．３１：セレクタ、 ７：ＰＬＬ、１４：復調回路、 １８：クロック発生回路。 代理人 弁理士 杉 浦 正 知 図面における主要な符号の説明 １：入力ディジタル信号の入力端子、 ４．５：ウィンドウ発生回路、 手続補正書 昭和６３年１１月 ８日 ネさ［１ミイタ゛」 昭和６３年特許願第２３５４２５号 ２、発明の名称 ディジタル信号受信装置 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
Ｂ）ソ ニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 〒１７０ 住所 東京都豊島区東池袋１丁目４８番１０号６、補正
の対象 第９図 ７、補正の内容 （１）明細書中、１４頁８行、「パルスＥ２．を「パル
スＥｌｌと訂正する。 （２）同、２０頁７〜８行、「最大反転間隔検出回路２
１からのエラー信号Ｐ１及びｊを削除する。
Claims (1)
- 【特許請求の範囲】 所定周期毎に同期データが挿入され、且つディジタル変
調された入力ディジタル信号から上記同期データに同期
したタイミング信号を得るようにしたディジタル信号受
信装置において、 上記同期データに基づいて、上記入力ディジタル信号の
サンプリング周波数等を示す検出信号を発生する手段と
、 複数の周波数の信号を安定なクロックに基づいて発生す
ると共に、一つの信号を上記検出信号により第１の基準
信号として選択する第１の信号発生手段と、 ＰＬＬの出力信号に基づいて上記同期データに同期した
第２の基準信号を発生する第２の信号発生手段と、 上記ＰＬＬが安定する迄の期間、上記第１の基準信号を
上記ＰＬＬに供給し、上記期間の経過後に上記第２の基
準信号を上記ＰＬＬに供給するように、切り替える手段
と を備えたことを特徴とするディジタル信号受信装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235425A JPH0282835A (ja) | 1988-09-20 | 1988-09-20 | ディジタル信号受信装置 |
| EP89402581A EP0360691B1 (en) | 1988-09-20 | 1989-09-20 | Apparatus for receiving digital signal |
| DE68922170T DE68922170T2 (de) | 1988-09-20 | 1989-09-20 | Gerät zum Empfangen eines Digitalsignals. |
| US07/409,700 US5003557A (en) | 1988-09-20 | 1989-09-20 | Apparatus for receiving digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235425A JPH0282835A (ja) | 1988-09-20 | 1988-09-20 | ディジタル信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282835A true JPH0282835A (ja) | 1990-03-23 |
Family
ID=16985918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235425A Pending JPH0282835A (ja) | 1988-09-20 | 1988-09-20 | ディジタル信号受信装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5003557A (ja) |
| EP (1) | EP0360691B1 (ja) |
| JP (1) | JPH0282835A (ja) |
| DE (1) | DE68922170T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0500263A3 (en) * | 1991-02-20 | 1993-06-09 | Research Machines Plc | Method for synchronising a receiver's data clock |
| US5666660A (en) * | 1991-05-31 | 1997-09-09 | Telefunken | System for receiving a radio signal including multiple receiving units |
| JPH06508011A (ja) * | 1991-05-31 | 1994-09-08 | トムソン コンシューマー エレクトロニクス セイルズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 時変性の制御信号の無線放送方法およびこの形式の制御信号を受信する無線放送受信機 |
| US5740519A (en) * | 1991-05-31 | 1998-04-14 | Telefunken | Method for the time-correlated transmission of a control signal and a radio program signal |
| US5239561A (en) * | 1991-07-15 | 1993-08-24 | National Semiconductor Corporation | Phase error processor |
| US5214705A (en) * | 1991-10-01 | 1993-05-25 | Motorola | Circuit and method for communicating digital audio information |
| US5689534A (en) * | 1992-05-12 | 1997-11-18 | Apple Computer, Inc. | Audio functional unit and system and method for configuring the same |
| JP3083221B2 (ja) * | 1992-11-11 | 2000-09-04 | 株式会社日立製作所 | ディジタル信号再生装置及びディジタル信号再生方法 |
| JP3340558B2 (ja) * | 1994-06-14 | 2002-11-05 | 松下電器産業株式会社 | 信号検出装置およびそれを用いたクロック再生装置 |
| JPH11112462A (ja) * | 1997-08-08 | 1999-04-23 | Sony Corp | デジタル放送の受信機 |
| FI981388A (fi) * | 1998-06-15 | 1999-12-16 | Abb Research Ltd | Menetelmä prosessinohjaustapahtumien ja -mittausten tahdistamiseksi reaaliaikaisessa prosessinohjausautomaatiojärjestelmässä |
| GB2363303B (en) * | 1999-03-02 | 2003-10-29 | Matsushita Electric Ind Co Ltd | Digital audio interface signal demodulating apparatus |
| TWI251813B (en) * | 2001-11-09 | 2006-03-21 | Via Tech Inc | Method for protecting phase lock loop in optical data-reading system |
| DE60334908D1 (de) * | 2002-06-04 | 2010-12-23 | Thomson Licensing | Schwunderkennung eines drahtlosen Signals |
| JP4665486B2 (ja) * | 2004-11-04 | 2011-04-06 | パナソニック株式会社 | 音声信号遅延装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4481546A (en) * | 1981-10-19 | 1984-11-06 | Hitachi, Ltd. | Modulator-demodulator for obtaining and demodulating frequency-modulated signal |
| FR2530900A1 (fr) * | 1982-07-23 | 1984-01-27 | Thomson Csf | Dispositif de recuperation de frequence d'horloge adapte aux radiocommunications a haute frequence en milieux perturbes |
| GB2143385A (en) * | 1983-07-13 | 1985-02-06 | Plessey Co Plc | Phase lock loop circuit |
| JPH079736B2 (ja) * | 1986-12-27 | 1995-02-01 | パイオニア株式会社 | 磁気記録再生装置 |
| US4918406A (en) * | 1986-12-31 | 1990-04-17 | Raytheon Company | Timing recovery scheme for burst communication systems having a VCO with injection locking circuitry |
| US4787097A (en) * | 1987-02-11 | 1988-11-22 | International Business Machines Corporation | NRZ phase-locked loop circuit with associated monitor and recovery circuitry |
-
1988
- 1988-09-20 JP JP63235425A patent/JPH0282835A/ja active Pending
-
1989
- 1989-09-20 US US07/409,700 patent/US5003557A/en not_active Expired - Lifetime
- 1989-09-20 EP EP89402581A patent/EP0360691B1/en not_active Expired - Lifetime
- 1989-09-20 DE DE68922170T patent/DE68922170T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0360691A3 (en) | 1991-08-07 |
| EP0360691A2 (en) | 1990-03-28 |
| DE68922170D1 (de) | 1995-05-18 |
| EP0360691B1 (en) | 1995-04-12 |
| US5003557A (en) | 1991-03-26 |
| DE68922170T2 (de) | 1995-08-24 |
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