JPH06140920A - 自動分周回路 - Google Patents
自動分周回路Info
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- JPH06140920A JPH06140920A JP28433692A JP28433692A JPH06140920A JP H06140920 A JPH06140920 A JP H06140920A JP 28433692 A JP28433692 A JP 28433692A JP 28433692 A JP28433692 A JP 28433692A JP H06140920 A JPH06140920 A JP H06140920A
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- signal
- input
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- input signal
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Abstract
(57)【要約】
【目的】この発明の目的は、識別信号を使用することな
く、入力信号の周波数を自動的に検出して分周でき、入
力端子数の増加を抑えることが可能な自動分周回路を提
供することである。 【構成】検出回路11には出力信号nfの整数倍の周波数ln
f,mnf を有する複数の入力信号I のうちの１つ、および
周波数f の参照信号RSが入力される。この検出回路11
は、入力信号I を参照信号RSの周期の間カウントし、こ
の値から入力信号Iの周波数を検出する。分周回路12,13
には入力信号I の周波数に応じてそれぞれ別々の分周
比が設定され、分周回路12,13 は入力信号I をそれぞれ
分周する。よって、分周回路12,13 の１つから出力信号
nfが出力される。セレクタ14は検出回路11の検出結果に
応じて分周回路12,13 から出力信号nfを出力している１
つを選択する。
く、入力信号の周波数を自動的に検出して分周でき、入
力端子数の増加を抑えることが可能な自動分周回路を提
供することである。 【構成】検出回路11には出力信号nfの整数倍の周波数ln
f,mnf を有する複数の入力信号I のうちの１つ、および
周波数f の参照信号RSが入力される。この検出回路11
は、入力信号I を参照信号RSの周期の間カウントし、こ
の値から入力信号Iの周波数を検出する。分周回路12,13
には入力信号I の周波数に応じてそれぞれ別々の分周
比が設定され、分周回路12,13 は入力信号I をそれぞれ
分周する。よって、分周回路12,13 の１つから出力信号
nfが出力される。セレクタ14は検出回路11の検出結果に
応じて分周回路12,13 から出力信号nfを出力している１
つを選択する。
Description
【０００１】
【産業上の利用分野】この発明は、例えばデジタルオー
ディオシステム等に適用されるものであり、未知の周波
数の信号が入力された場合、その周波数を自動的に検出
して分周比を自動的に設定する自動分周回路に関する。
ディオシステム等に適用されるものであり、未知の周波
数の信号が入力された場合、その周波数を自動的に検出
して分周比を自動的に設定する自動分周回路に関する。
【０００２】
【従来の技術】例えばディジタルオーディオシステムに
おいて、そのシステムに入力される信号の周波数が複数
個許される場合、その信号の周波数が何かという識別情
報を外部から入力し、その識別情報をシステムが取込む
ことにより、初めてどの周波数の信号が入力されたのか
認識されることとなる。
おいて、そのシステムに入力される信号の周波数が複数
個許される場合、その信号の周波数が何かという識別情
報を外部から入力し、その識別情報をシステムが取込む
ことにより、初めてどの周波数の信号が入力されたのか
認識されることとなる。
【０００３】図６は、例えばＣＤ（コンパクトディス
ク）プレーヤ等のＤ／Ａ（デジタル／アナログ）変換器
を含む信号処理回路の一部を示すものである。この種の
信号処理回路には、システムクロック信号を生成するた
めの水晶発振器６１が接続される。この水晶発振器６１
としては、システムクロック信号のｍ倍（例えば 384
倍）またはｎ倍（例えば 256倍）の周波数を発振するも
のが接続可能とされており、信号処理回路内には水晶発
振器に対応した分周比を有する分周回路６２、６３、お
よびこれら分周回路６２、６３の出力信号を選択するた
めのセレクタ６４が接続されている。この信号処理回路
には、どちらの水晶発振器が接続されているかを示す識
別信号の入力端子６５が設けられており、前記セレクタ
６４はこの入力端子６５に入力された識別信号ｊｓによ
り、対応した分周回路を選択するようになっている。こ
のような構成とすることにより、どちらの水晶発振器が
接続された場合においても、セレクタ６４を介して所要
のシステムクロック信号を得ることができる。
ク）プレーヤ等のＤ／Ａ（デジタル／アナログ）変換器
を含む信号処理回路の一部を示すものである。この種の
信号処理回路には、システムクロック信号を生成するた
めの水晶発振器６１が接続される。この水晶発振器６１
としては、システムクロック信号のｍ倍（例えば 384
倍）またはｎ倍（例えば 256倍）の周波数を発振するも
のが接続可能とされており、信号処理回路内には水晶発
振器に対応した分周比を有する分周回路６２、６３、お
よびこれら分周回路６２、６３の出力信号を選択するた
めのセレクタ６４が接続されている。この信号処理回路
には、どちらの水晶発振器が接続されているかを示す識
別信号の入力端子６５が設けられており、前記セレクタ
６４はこの入力端子６５に入力された識別信号ｊｓによ
り、対応した分周回路を選択するようになっている。こ
のような構成とすることにより、どちらの水晶発振器が
接続された場合においても、セレクタ６４を介して所要
のシステムクロック信号を得ることができる。
【０００４】
【発明が解決しようとする課題】しかし、上記構成の場
合、接続されている水晶発振器が、システムクロック信
号のｍ倍の周波数を発振するものか、ｎ倍の周波数を発
振するものかはを判別するために、セレクタ６４に識別
信号を供給しなければならない。したがって、この信号
処理回路を集積回路化した場合、端子数が増加するもの
であった。しかも、信号処理回路に入力される入力信号
の数を増加した場合、識別信号を供給するための入力端
子の数も増加するという問題を有している。
合、接続されている水晶発振器が、システムクロック信
号のｍ倍の周波数を発振するものか、ｎ倍の周波数を発
振するものかはを判別するために、セレクタ６４に識別
信号を供給しなければならない。したがって、この信号
処理回路を集積回路化した場合、端子数が増加するもの
であった。しかも、信号処理回路に入力される入力信号
の数を増加した場合、識別信号を供給するための入力端
子の数も増加するという問題を有している。
【０００５】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、識別信号
を使用することなく、入力信号の周波数を自動的に検出
して分周でき、入力端子数の増加を抑えることが可能な
自動分周回路を提供しようとするものである。
されたものであり、その目的とするところは、識別信号
を使用することなく、入力信号の周波数を自動的に検出
して分周でき、入力端子数の増加を抑えることが可能な
自動分周回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、所定の周波数を有する出力信号の整数倍
の周波数を有する複数の入力信号のうちの１つが入力さ
れ、この入力された入力信号を前記所要の出力信号との
関係で設定された周期を有する参照信号の周期の間カウ
ントし、前記入力信号の周波数を検出する検出手段と、
入力信号の周波数に応じてそれぞれ別々の分周比が設定
され、前記複数の入力信号をそれぞれ分周して前記所定
の周波数を有する出力信号を生成する複数の分周手段
と、前記検出手段の検出結果に応じて、前記複数の分周
手段から１つの出力信号を選択する選択手段とを具備し
ている。
解決するため、所定の周波数を有する出力信号の整数倍
の周波数を有する複数の入力信号のうちの１つが入力さ
れ、この入力された入力信号を前記所要の出力信号との
関係で設定された周期を有する参照信号の周期の間カウ
ントし、前記入力信号の周波数を検出する検出手段と、
入力信号の周波数に応じてそれぞれ別々の分周比が設定
され、前記複数の入力信号をそれぞれ分周して前記所定
の周波数を有する出力信号を生成する複数の分周手段
と、前記検出手段の検出結果に応じて、前記複数の分周
手段から１つの出力信号を選択する選択手段とを具備し
ている。
【０００７】
【作用】すなわち、この発明において、検出手段には所
定の周波数を有する出力信号の整数倍の周波数を有する
複数の入力信号のうちの１つ、および前記所要の出力信
号との関係で設定された周期を有する参照信号が入力さ
れる。この検出手段は、入力された入力信号を前記参照
信号の周期の間カウントし、このカウント値から入力信
号の周波数を検出する。複数の分周手段には入力信号の
周波数に応じてそれぞれ別々の分周比が設定されてお
り、これら分周手段は入力信号をそれぞれ分周する。こ
のため、複数の分周回路の１つから前記所定の周波数を
有する出力信号が出力される。選択手段は前記検出手段
の検出結果に応じて、複数の分周手段から所定の周波数
を有する出力信号を出力している１つを選択する。した
がって、入力信号の周波数を識別するための識別信号を
外部から入力することなく、入力信号の周波数を知るこ
とができるため、入力端子の増加を防止することができ
るものである。
定の周波数を有する出力信号の整数倍の周波数を有する
複数の入力信号のうちの１つ、および前記所要の出力信
号との関係で設定された周期を有する参照信号が入力さ
れる。この検出手段は、入力された入力信号を前記参照
信号の周期の間カウントし、このカウント値から入力信
号の周波数を検出する。複数の分周手段には入力信号の
周波数に応じてそれぞれ別々の分周比が設定されてお
り、これら分周手段は入力信号をそれぞれ分周する。こ
のため、複数の分周回路の１つから前記所定の周波数を
有する出力信号が出力される。選択手段は前記検出手段
の検出結果に応じて、複数の分周手段から所定の周波数
を有する出力信号を出力している１つを選択する。した
がって、入力信号の周波数を識別するための識別信号を
外部から入力することなく、入力信号の周波数を知るこ
とができるため、入力端子の増加を防止することができ
るものである。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１は、自動分周回路を示すものであ
り、この自動分周回路は例えばＣＤプレーヤ等のディジ
タルオーディオシステムに適用される。
ついて説明する。図１は、自動分周回路を示すものであ
り、この自動分周回路は例えばＣＤプレーヤ等のディジ
タルオーディオシステムに適用される。
【０００９】同図において、検出回路１１には、リファ
レンス信号ＲＳ、および入力信号Ｉが供給される。前記
リファレンス信号ＲＳは例えばディジタルオーディオシ
ステム内の図示せぬ回路によって生成され、例えば後述
するシステムクロック信号の周波数をｎｆとした場合、
この１／ｎ倍のｆなる周波数に設定されている。前記入
力信号Ｉは例えば前記リファレンス信号ＲＳのｌｎ倍の
周波数ｌｎｆ、または前記リファレンス信号ＲＳのｍｎ
倍の周波数ｍｎｆのいずれかであり、これら入力信号Ｉ
は例えば図示せぬ水晶発振器から供給される。
レンス信号ＲＳ、および入力信号Ｉが供給される。前記
リファレンス信号ＲＳは例えばディジタルオーディオシ
ステム内の図示せぬ回路によって生成され、例えば後述
するシステムクロック信号の周波数をｎｆとした場合、
この１／ｎ倍のｆなる周波数に設定されている。前記入
力信号Ｉは例えば前記リファレンス信号ＲＳのｌｎ倍の
周波数ｌｎｆ、または前記リファレンス信号ＲＳのｍｎ
倍の周波数ｍｎｆのいずれかであり、これら入力信号Ｉ
は例えば図示せぬ水晶発振器から供給される。
【００１０】また、前記入力信号Ｉは、１／ｍの分周比
が設定された分周回路１２、および１／ｌの分周比が設
定された分周回路１３に供給されている。分周回路１２
は周波数ｍｎｆの入力信号Ｉが供給された場合、分周出
力として周波数ｎｆなるシステムクロック信号を出力
し、分周回路１３は周波数ｌｎｆの入力信号Ｉが供給さ
れた場合、分周出力として周波数ｎｆなるシステムクロ
ック信号を出力する。これら分周回路１２、１３の出力
端はセレクタ１４の入力端に接続されている。このセレ
クタ１４のセレクト信号入力端は、前記検出回路１１の
出力端に接続されている。このセレクタ１４はセレクト
信号入力端に供給されるセレクト信号ＳＳに応じて分周
回路１２、１３の出力信号を選択して出力する。図２
は、前記検出回路１１の構成を示すものであり、図３は
検出回路１１の各部の信号を示すものである。
が設定された分周回路１２、および１／ｌの分周比が設
定された分周回路１３に供給されている。分周回路１２
は周波数ｍｎｆの入力信号Ｉが供給された場合、分周出
力として周波数ｎｆなるシステムクロック信号を出力
し、分周回路１３は周波数ｌｎｆの入力信号Ｉが供給さ
れた場合、分周出力として周波数ｎｆなるシステムクロ
ック信号を出力する。これら分周回路１２、１３の出力
端はセレクタ１４の入力端に接続されている。このセレ
クタ１４のセレクト信号入力端は、前記検出回路１１の
出力端に接続されている。このセレクタ１４はセレクト
信号入力端に供給されるセレクト信号ＳＳに応じて分周
回路１２、１３の出力信号を選択して出力する。図２
は、前記検出回路１１の構成を示すものであり、図３は
検出回路１１の各部の信号を示すものである。
【００１１】前記リファレンス信号ＲＳは、エッジ検出
回路２１に供給される。このエッジ検出回路２１は前記
リファレンス信号ＲＳの立上がりエッジに対応してエッ
ジパルス信号ＥＰを出力するとともに、エッジパルス信
号ＥＰを発生する直前に、後述するシフトレジスタのク
ロック信号ＳＲを発生する。カウンタ２２は前記エッジ
検出回路２１から出力されるエッジパルス信号ＥＰに応
じてリセットされ、入力信号Ｉをカウントする。このカ
ウンタ２２のカウント出力はデコーダ２３に供給され
る。このデコーダ２３はカウンタ２２のカウント値が
“ｍ”となった場合のみ、ハイレベルの出力信号ＤＥＣ
Ｏを出力する。シフトレジスタ２４は前記エッジ検出回
路２１から出力されるクロック信号ＳＲに応じて、前記
デコーダ２３から出力されるハイレベル出力信号ＤＥＣ
Ｏを取込むものである。このシフトレジスタ２４の出力
信号はセレクト信号ＳＳとして前記セレクタ１４に供給
される。
回路２１に供給される。このエッジ検出回路２１は前記
リファレンス信号ＲＳの立上がりエッジに対応してエッ
ジパルス信号ＥＰを出力するとともに、エッジパルス信
号ＥＰを発生する直前に、後述するシフトレジスタのク
ロック信号ＳＲを発生する。カウンタ２２は前記エッジ
検出回路２１から出力されるエッジパルス信号ＥＰに応
じてリセットされ、入力信号Ｉをカウントする。このカ
ウンタ２２のカウント出力はデコーダ２３に供給され
る。このデコーダ２３はカウンタ２２のカウント値が
“ｍ”となった場合のみ、ハイレベルの出力信号ＤＥＣ
Ｏを出力する。シフトレジスタ２４は前記エッジ検出回
路２１から出力されるクロック信号ＳＲに応じて、前記
デコーダ２３から出力されるハイレベル出力信号ＤＥＣ
Ｏを取込むものである。このシフトレジスタ２４の出力
信号はセレクト信号ＳＳとして前記セレクタ１４に供給
される。
【００１２】前記セレクタ１４はセレクト信号ＳＳがハ
イレベルの場合、前記分周回路２１の出力を選択する。
したがって、セレクタ１４からは分周回路２１によって
分周された周波数ｎｆなるシステムクロック信号が出力
される。
イレベルの場合、前記分周回路２１の出力を選択する。
したがって、セレクタ１４からは分周回路２１によって
分周された周波数ｎｆなるシステムクロック信号が出力
される。
【００１３】また、入力信号Ｉの周波数がｌｎｆの場
合、前記エッジ検出回路２１から出力されるクロック信
号ＳＲに応じて、シフトレジスタ２４に取込まれるデコ
ーダ２３の出力信号はローレベルである。したがって、
セレクタ１４は前記分周回路２２の出力を選択し、セレ
クタ１４からは分周回路２２によって分周された周波数
ｎｆなるシステムクロック信号が出力される。
合、前記エッジ検出回路２１から出力されるクロック信
号ＳＲに応じて、シフトレジスタ２４に取込まれるデコ
ーダ２３の出力信号はローレベルである。したがって、
セレクタ１４は前記分周回路２２の出力を選択し、セレ
クタ１４からは分周回路２２によって分周された周波数
ｎｆなるシステムクロック信号が出力される。
【００１４】上記実施例によれば、周波数ｆなるリファ
レンス信号ＲＳの周期の間、カウンタ２２によって入力
信号Ｉをカウントし、このカウント値が複数の分周回路
２２、２３のうちの１つの分周比の逆数と一致している
か否かに応じて、デコーダ２３はハイレベルまたはロー
レベルの出力信号を出力し、シフトレジスタ２４はこれ
を保持する。セレクタ２４はこのシフトレジスタ２４の
出力に応じて、周波数ｎｆなる信号を出力している分周
回路をセレクトする。したがって、入力信号の周波数を
識別するための識別信号を外部から入力することなく、
入力信号の周波数を知ることができるため、入力端子の
増加を防止して、所要の周波数を有する出力信号を取出
すことができる。
レンス信号ＲＳの周期の間、カウンタ２２によって入力
信号Ｉをカウントし、このカウント値が複数の分周回路
２２、２３のうちの１つの分周比の逆数と一致している
か否かに応じて、デコーダ２３はハイレベルまたはロー
レベルの出力信号を出力し、シフトレジスタ２４はこれ
を保持する。セレクタ２４はこのシフトレジスタ２４の
出力に応じて、周波数ｎｆなる信号を出力している分周
回路をセレクトする。したがって、入力信号の周波数を
識別するための識別信号を外部から入力することなく、
入力信号の周波数を知ることができるため、入力端子の
増加を防止して、所要の周波数を有する出力信号を取出
すことができる。
【００１５】尚、上記実施例では、入力信号は水晶発振
器の出力信号として説明したが、これに限定されるもの
ではない。例えばジッタを含む入力信号が入力される場
合は、検出回路４１を構成するデコーダ２３は、カウン
タ２２のカウント値がある範囲、例えばｍ−１，ｍ，ｍ
＋１において、ハイレベル信号を出力するような構成と
してもよい。図４は、この発明の第２の実施例を示すも
のであり、ｎ個の異なる周波数を有する入力信号Ｉを入
力可能とした自動分周回路を示すものである。
器の出力信号として説明したが、これに限定されるもの
ではない。例えばジッタを含む入力信号が入力される場
合は、検出回路４１を構成するデコーダ２３は、カウン
タ２２のカウント値がある範囲、例えばｍ−１，ｍ，ｍ
＋１において、ハイレベル信号を出力するような構成と
してもよい。図４は、この発明の第２の実施例を示すも
のであり、ｎ個の異なる周波数を有する入力信号Ｉを入
力可能とした自動分周回路を示すものである。
【００１６】同図において、周波数ｆのリファレンス信
号ＲＳとｎ個の入力信号Ｉは、検出回路４１に供給され
る。ｎ個の入力信号Ｉの周波数は、後述するセレクタ４
４から出力される所要の信号の周波数ｎｆの整数倍にそ
れぞれ設定されている。前記検出回路４１には図示せぬ
１個のエッジ検出回路およびカウンタ、ｎ−１個のデコ
ーダおよびシフトレジスタが設けられている。
号ＲＳとｎ個の入力信号Ｉは、検出回路４１に供給され
る。ｎ個の入力信号Ｉの周波数は、後述するセレクタ４
４から出力される所要の信号の周波数ｎｆの整数倍にそ
れぞれ設定されている。前記検出回路４１には図示せぬ
１個のエッジ検出回路およびカウンタ、ｎ−１個のデコ
ーダおよびシフトレジスタが設けられている。
【００１７】検出回路４１にｎ個の入力信号Ｉのうちの
１個が入力されると、カウンタはこの入力信号Ｉをカウ
ントする。ｎ−１個のデコーダはカウンタのカウント値
をそれぞれデコードし、カウント値に応じて、これらデ
コーダのいずれか１個からハイレベル信号が出力される
か、全てのデコーダからローレベル信号が出力される。
これらデコーダの出力信号は、エッジ検出回路から出力
されるクロック信号に応じてｎ−１個のシフトレジスタ
により保持され、これらシフトレジスタからセレクト信
号ＳＳ1 〜ＳＳn-1 出力される。
１個が入力されると、カウンタはこの入力信号Ｉをカウ
ントする。ｎ−１個のデコーダはカウンタのカウント値
をそれぞれデコードし、カウント値に応じて、これらデ
コーダのいずれか１個からハイレベル信号が出力される
か、全てのデコーダからローレベル信号が出力される。
これらデコーダの出力信号は、エッジ検出回路から出力
されるクロック信号に応じてｎ−１個のシフトレジスタ
により保持され、これらシフトレジスタからセレクト信
号ＳＳ1 〜ＳＳn-1 出力される。
【００１８】一方、入力信号はｎ個の分周回路４２1 〜
４２n に入力されている。これら分周回路４２1 〜４２
n は、分周比がそれぞれ入力信号の周波数の１／整数に
設定されている。これら分周回路４２1 〜４２n の出力
信号はそれぞれシフトレジスタ（Ｓ／Ｒ）４３1 〜４３
n を介してセレクタ４４に供給される。このセレクタ４
４には前記検出回路４１のｎ−１個のシフトレジスタか
ら出力されるセレクト信号ＳＳ1 〜ＳＳn-1 が供給され
ている。セレクタ４４はセレクト信号ＳＳ1 〜ＳＳn-1
に応じて、周波数ｎｆなる出力信号を出力している１個
の分周回路を選択する。したがって、セレクタ４４から
は入力信号の周波数に係わらず、周波数ｎｆの信号が出
力される。
４２n に入力されている。これら分周回路４２1 〜４２
n は、分周比がそれぞれ入力信号の周波数の１／整数に
設定されている。これら分周回路４２1 〜４２n の出力
信号はそれぞれシフトレジスタ（Ｓ／Ｒ）４３1 〜４３
n を介してセレクタ４４に供給される。このセレクタ４
４には前記検出回路４１のｎ−１個のシフトレジスタか
ら出力されるセレクト信号ＳＳ1 〜ＳＳn-1 が供給され
ている。セレクタ４４はセレクト信号ＳＳ1 〜ＳＳn-1
に応じて、周波数ｎｆなる出力信号を出力している１個
の分周回路を選択する。したがって、セレクタ４４から
は入力信号の周波数に係わらず、周波数ｎｆの信号が出
力される。
【００１９】このように、この実施例は、入力信号の周
波数を入力するための入力端子を使用しないため、入力
信号の数が増加した場合においても、端子数を増加する
必要がないものである。図５は、この発明の第３の実施
例を示すものであり、分周回路をプログラマブルカウン
タによって構成した場合を示すものである。
波数を入力するための入力端子を使用しないため、入力
信号の数が増加した場合においても、端子数を増加する
必要がないものである。図５は、この発明の第３の実施
例を示すものであり、分周回路をプログラマブルカウン
タによって構成した場合を示すものである。
【００２０】検出回路５１には参照信号ＲＳおよび入力
信号Ｉが供給されている。この検出回路５１は上記第１
の実施例と同様に、入力信号をカウントし、このカウン
ト値をデコーダによってデコードして入力信号の周波数
を検出する。また、プログラマブルカウンタ５２の入力
端には前記入力信号Ｉが供給される。このプログラマブ
ルカウンタ５２には前記検出回路５１に設けられたデコ
ーダのデコード出力がプリセット信号ＰＳとして供給さ
れる。
信号Ｉが供給されている。この検出回路５１は上記第１
の実施例と同様に、入力信号をカウントし、このカウン
ト値をデコーダによってデコードして入力信号の周波数
を検出する。また、プログラマブルカウンタ５２の入力
端には前記入力信号Ｉが供給される。このプログラマブ
ルカウンタ５２には前記検出回路５１に設けられたデコ
ーダのデコード出力がプリセット信号ＰＳとして供給さ
れる。
【００２１】この実施例によれば、プログラマブルカウ
ンタ５２は検出回路５１によって検出された周波数に応
じてプリセットされる。したがって、シフトレジスタや
セレクタを用いることなく、所定の周波数を有する出力
信号を出力できるため、回路構成を簡単化できる。尚、
この発明はディジタルオーディオシステムに限定される
ものではなく、他の電子回路に適用可能である。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
ンタ５２は検出回路５１によって検出された周波数に応
じてプリセットされる。したがって、シフトレジスタや
セレクタを用いることなく、所定の周波数を有する出力
信号を出力できるため、回路構成を簡単化できる。尚、
この発明はディジタルオーディオシステムに限定される
ものではなく、他の電子回路に適用可能である。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００２２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、識別信号を使用することなく、入力信号の周波数を
自動的に検出して分周でき、入力端子数の増加を抑える
ことが可能な自動分周回路を提供できる。
ば、識別信号を使用することなく、入力信号の周波数を
自動的に検出して分周でき、入力端子数の増加を抑える
ことが可能な自動分周回路を提供できる。
【図１】この発明の第１の実施例を示す構成図。
【図２】図１に示す検出回路を具体的に示す構成図。
【図３】図２に示す検出回路の動作を説明するために示
すタイミング図。
すタイミング図。
【図４】この発明の第２の実施例を示す構成図。
【図５】この発明の第３の実施例を示す構成図。
【図６】従来の分周回路を含む信号処理回路を示す構成
図。
図。
１１、４１、５１…検出回路、１２、１３、４２1 〜４
２n …分周回路、１４、４４…セレクタ、２１…エッジ
検出回路、２２…カウンタ、２３…デコーダ、２４…シ
フトレジスタ、５２…プログラマブルカウンタ。
２n …分周回路、１４、４４…セレクタ、２１…エッジ
検出回路、２２…カウンタ、２３…デコーダ、２４…シ
フトレジスタ、５２…プログラマブルカウンタ。
Claims (3)
- 【請求項１】 所定の周波数を有する出力信号の整数倍
の周波数を有する複数の入力信号のうちの１つが入力さ
れ、この入力された入力信号を前記所要の出力信号との
関係で設定された周期を有する参照信号の周期の間カウ
ントし、前記入力信号の周波数を検出する検出手段と、 入力信号の周波数に応じてそれぞれ別々の分周比が設定
され、前記複数の入力信号をそれぞれ分周して前記所定
の周波数を有する出力信号を生成する複数の分周手段
と、 前記検出手段の検出結果に応じて、前記複数の分周手段
から１つの出力信号を選択する選択手段とを具備するこ
とを特徴とする自動分周回路。 - 【請求項２】 前記検出手段は、前記参照信号の周期に
対応したエッジを検出するエッジ検出手段と、 このエッジ検出手段の検出出力に応じてリセットされ、
前記入力信号をカウントするカウンタと、 このカウンタのカウント値が前記分周手段に設定された
分周比の逆数となった場合、セレクト信号を前記選択手
段に出力する出力手段とを具備することを特徴とする請
求項１記載の自動分周回路。 - 【請求項３】 前記分周手段は、プログラマブルカウン
タによって構成されていることを特徴とする請求項１記
載の自動分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28433692A JPH06140920A (ja) | 1992-10-22 | 1992-10-22 | 自動分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28433692A JPH06140920A (ja) | 1992-10-22 | 1992-10-22 | 自動分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140920A true JPH06140920A (ja) | 1994-05-20 |
Family
ID=17677254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28433692A Pending JPH06140920A (ja) | 1992-10-22 | 1992-10-22 | 自動分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738424A (ja) * | 1993-07-21 | 1995-02-07 | Nec Corp | 従属クロック発生回路 |
| CN102684682A (zh) * | 2011-01-04 | 2012-09-19 | 英特尔移动通信有限公司 | 用于提供正交输出信号的分频设备和方法 |
-
1992
- 1992-10-22 JP JP28433692A patent/JPH06140920A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738424A (ja) * | 1993-07-21 | 1995-02-07 | Nec Corp | 従属クロック発生回路 |
| CN102684682A (zh) * | 2011-01-04 | 2012-09-19 | 英特尔移动通信有限公司 | 用于提供正交输出信号的分频设备和方法 |
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