KR100345328B1 - 입력 신호의 주파수 검출 장치 및 방법 - Google Patents

입력 신호의 주파수 검출 장치 및 방법 Download PDF

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Abstract

입력 신호의 주파수 검출 장치 및 방법이 공개된다. 본 발명에 따른 입력 신호의 주파수 검출 장치는 소정의 주파수를 갖는 신호들을 입력 신호로서 받아들여 소정율로 분주하고, 분주된 결과를 클리어 신호로서 발생하는 제1카운터, 클리어 신호에 응답하여 기준 클럭 신호를 카운트하는 제2카운터, 제2카운터에서 카운트된 결과를 디코딩하고, 디코딩된 결과를 입력 신호의 주파수에 대응되는 주파수 값으로서 발생하는 디코더 및 반전된 클리어 신호에 응답하여 주파수 값을 받아들이고, 소정 횟수 이상 같은 값을 갖는 주파수 값이 입력되는 가를 비교하고, 비교된 결과에 따라 입력 신호의 주파수를 결정하는 주파수 값을 출력하는 주파수 결정부를 구비하고, 기준 클럭 신호는 입력 신호의 주파수보다 M배 큰 주파수를 갖는 것을 특징으로 하고, 입력 신호를 소정율로 분주하고, 분주된 신호에 응답하여 기준 클럭 신호를 카운트한 결과에 따라 입력 신호의 주파수를 결정한다. 따라서, 입력 신호의 듀티 및 펄스폭이 빈번하게 변하더라도 정확하게 입력 신호의 주파수를 결정할 수 있다.

Description

입력 신호의 주파수 검출 장치 및 방법{Apparatus and method for detecting frequency of input signal}
본 발명은 디지털 교환/전송 시스템에서 입력되는 신호의 주파수를 검출하는 주파수 검출 장치에 관한 것으로, 특히, 입력되는 신호의 주파수를 자동적으로 검출할 수 있는 입력 신호의 주파수 검출 장치 및 방법에 관한 것이다.
도 1은 종래 기술에 따른 입력 신호의 주파수 검출 장치를 나타내는 개략적인 블록도이다. 도 1을 참조하면, 입력 신호의 주파수 검출 장치는 카운터(10), 디코더(12), 래치(14), 속도 결정부(16) 및 인버터(18)를 포함하여 구성된다.
도 2(a)~(c)는 도 1에 도시된 장치의 주요 동작을 나타내는 파형도들로서, 도 2(a)는 입력 신호(SIN)를 나타내고, 도 2(b)는 기준 클럭 신호(CLK)를 나타낸다.
도 1 및 도 2를 참조하여, 카운터(10)는 리셋 단자(RS)로 입력 신호(SIN)를 받아들이고, 입력 신호(SIN)에 응답하여 기준 클럭 신호(CLK)를 카운트한다. 좀 더 상세히, 카운터(10)는 도 2(a)에 도시된 입력 신호(SIN)를 리셋 단자(RS)로 받아들여, 로우 레벨의 입력 신호(SIN)에 응답하여 리셋된다. 또한, 카운터(10)는 하이 레벨의 입력 신호(SIN)에 응답하여 도 2(b)에 도시된 기준 클럭 신호(CLK)를 카운트한다. 결국, 카운터(10)는 입력 신호(SIN)가 하이 레벨인 구간에서 기준 클럭 신호(CLK)를 카운트하고, 카운트된 결과를 디코더(12)로 출력한다. 여기서, 기준 클럭 신호(CLK)는 입력 신호(SIN)가 가질 수 있는 최대 주파수보다 M배 큰 주파수를 갖는다.
예컨대, 입력 신호(SIN)로 256KHZ 또는 1024KHZ의 주파수를 갖는 신호가 이용될 수 있다면, 기준 클럭 신호(CLK)는 1024KHZ의 M배되는 주파수를 갖는다. 여기서, M을 36이라고 가정하면, 기준 클럭 신호(CLK)의 주파수는 36864KHZ이다. 이 때, 입력 신호(SIN)의 주파수가 256KHZ인 경우, 기준 클럭 신호(CLK)의 주파수는 입력 신호(SIN)의 주파수의 144배이다. 이 때, 입력 신호(SIN)의 듀티가 정확히 50%이라고 한다면, 입력 신호(SIN)가 하이 레벨인 구간동안, 기준 클럭 신호(CLK)는 72T(여기서, T는 기준 클럭 신호의 한 주기)가 존재한다. 결국, 카운터(10)가 입력 신호(SIN)의 하이 레벨인 구간동안 기준 클럭 신호(CLK)를 카운팅한 결과는 72T가 된다. 또한, 입력 신호(SIN)의 주파수가 1024KHZ인 경우, 기준 클럭 신호(CLK)의 주파수는 입력 신호(SIN)의 주파수의 36배이다. 이 때, 입력 신호(SIN)의 듀티가 정확히 50%라고 한다면, 입력 신호(SIN)가 하이 레벨인 구간동안, 기준 클럭 신호(CLK)는 18T가 존재한다. 결국, 카운터(10)가 입력 신호(SIN)의 하이 레벨 구간동안 기준 클럭 신호(CLK)를 카운팅한 결과는 18T가 된다.
디코더(12)는 카운터(10)에서 카운트된 결과를 받아들여 디코딩하고, 디코딩된 결과를 주파수 값(Fo)으로서 출력한다. 즉, 디코더(12)는 카운터(10)에서 카운트된 결과가 16T~20T이면 입력 신호(SIN)가 1024KHZ임을 나타내는 제1주파수 값(Fo1)으로 디코딩한다. 또한, 카운터(10)에서 카운트된 결과가 68T~76T이면, 입력 신호(SIN)의 주파수가 256KHZ임을 나타내는 제2주파수 값(Fo)으로 디코딩한다.
인버터(18)는 입력 신호(SIN)를 반전하여 반전된 입력 신호(SINB)를 출력한다.
래치(14)는 반전된 입력 신호(SINB)에 응답하여 디코더(12)에서 출력되는 주파수 값(Fo)을 래치한다.
주파수 결정부(16)는 반전된 입력 신호(SINB)에 응답하여 래치(14)에서 래치된 주파수 값(Fo)을 받아들이며, 연속적으로 P번 이상 같은 주파수 값(Fo)이 입력되면 P번 째 입력되는 주파수 값(Fo)을 출력한다. 반면, 연속적으로 P번 이상 동일한 주파수 값(Fo)이 입력되지 않으면, 현재 출력하고 있는 주파수 값(Fo)을 그대로유지한다. 결국, 주파수 결정부(16)에서 출력되는 주파수 값(Fo)에 응답하여 입력 신호(SIN)의 주파수를 판단할 수 있다.
이상에서와 같이 종래에는 입력 신호(SIN)가 하이 레벨이 되는 구간에서 기준 클럭 신호(CLK)를 카운트한 결과에 따라 입력 신호(SIN)의 주파수를 판별할 수 있다.
그러나, 종래의 경우 입력 신호(SIN)의 듀티가 정확히 50%가 아니거나, 또는 입력 신호의 펄스 폭 변화가 빈번한 경우, 입력 신호(SIN)의 정확한 주파수를 판별하기 힘들며, 신뢰성이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는 입력되는 신호의 주파수를 정확히 검출할 수 있는 입력 신호의 주파수 검출 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 장치에서 수행되는 입력 신호의 주파수 검출 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 입력 신호의 주파수 검출 장치를 나타내는 개략적인 블록도이다.
도 2(a)~(c)는 도 1에 도시된 장치의 주요 동작을 나타내는 파형도들이다.
도 3은 본 발명에 따른 입력 신호의 주파수 검출 장치의 일실시예를 나타내는 블록도이다.
도 4(a)~(d)는 도 3에 도시된 장치의 주요 동작을 나타내는 파형도들이다.
도 5는 본 발명에 따른 입력 신호의 주파수 검출 방법을 설명하기 위한 플로우 챠트를 나타낸다.
상기 과제를 이루기 위해, 본 발명에 따른 입력 신호의 주파수 검출 장치는 소정의 주파수를 갖는 신호들을 입력 신호로서 받아들여 소정율로 분주하고, 분주된 결과를 클리어 신호로서 발생하는 제1카운터, 클리어 신호에 응답하여 기준 클럭 신호를 카운트하는 제2카운터, 제2카운터에서 카운트된 결과를 디코딩하고, 디코딩된 결과를 입력 신호의 주파수에 대응되는 주파수 값으로서 발생하는 디코더 및 반전된 클리어 신호에 응답하여 주파수 값을 받아들이고, 소정 횟수 이상 같은값을 갖는 주파수 값이 입력되는 가를 비교하고, 비교된 결과에 따라 입력 신호의 주파수를 결정하는 주파수 값을 출력하는 주파수 결정부를 구비하고, 기준 클럭 신호는 입력 신호의 주파수보다 M배 큰 주파수를 갖다.
상기 다른 과제를 이루기 위해, 본 발명에 따른 입력 신호의 주파수 검출 방법은 소정의 주파수를 갖는 신호들을 입력 신호로서 받아들이여 소정율로 분주하고, 분주된 결과를 클리어 신호로서 발생하는 (a)단계, 클리어 신호에 따라 기준 클럭 신호를 카운트하는 (b)단계, (b)단계에서 카운트된 결과를 디코딩하고, 디코딩된 결과를 입력 신호의 주파수에 대응되는 주파수 값으로서 구하는 (c)단계, 소정 횟수 이상 같은 주파수 값이 발생되는 가를 판단하는 (d)단계, (d)단계에서 소정 횟수 이상 같은 주파수 값이 발생되면, 입력 신호의 주파수를 현재 발생된 주파수 값에 대응하는 주파수인 것으로 결정하는 (e)단계 및 (d)단계에서 소정 횟수 이상 같은 주파수 값이 발생되지 않으면, 입력 신호의 주파수는 이전에 결정된 주파수를 유지하는 (f)단계로 이루어진다.
이하, 본 발명에 따른 입력 신호의 주파수 검출 장치 및 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 따른 입력 신호의 주파수 검출 장치의 일실시예를 나타내는 블록도이다. 본 발명의 일실시예에 따른 입력 신호의 주파수 검출 장치는 제1 및 제2카운터(40, 42), 디코더(46), 래치(48), 인버터(44) 및 주파수 결정부(50)를 포함하여 구성된다.
도 3을 참조하면, 제1카운터(40)는 입력 신호(SIN)를 소정율(1/N)로 분주하고, 분주된 결과를 클리어 신호(CLR)로서 발생한다.
인버터(44)는 클리어 신호(CLR)를 반전하여 반전된 클리어 신호(CLRB)를 발생한다.
제2카운터(42)는 클리어 신호(CLR)에 응답하여 기준 클럭 신호(CLK)를 카운트한다. 여기서, 기준 클럭 신호(CLK)는 입력 신호(SIN)의 주파수보다 M배 큰 주파수를 갖는다. 이 때, 제2카운터(42)에서 카운트된 결과는 입력 신호(SIN)의 주파수에 상응하여 서로 다른 값을 갖는다.
디코더(46)는 제2카운터(42)에서 카운트된 결과를 디코딩하고, 디코딩된 결과를 주파수 값(Fo)으로서 발생한다. 결국, 디코더(46)는 입력 신호(SIN)의 주파수에 상응하여 서로 다른 주파수 값(Fo)을 출력한다.
래치(48)는 인버터(44)로부터 발생되는 반전된 클리어 신호(CLKB)에 응답하여, 디코더(46)로부터 출력되는 주파수 값(Fo)을 래치한다.
주파수 결정부(50)는 래치(48)에 의해 래치된 주파수 값(Fo)을 반전된 클리어 신호(CKLB)에 응답하여 받아들인다. 주파수 결정부(50)는 받아들인 주파수 값(Fo)이 P회 이상 동일한 주파수 값이 입력되는 가를 비교하여, 현재 입력되는 주파수 값(Fo)을 출력하거나, 또는 현재 출력되는 주파수 값(Fo)을 그대로 유지한다. 즉, 주파수 결정부(50)는 입력되는 주파수 값(Fo)이 P회 이상 연속적으로 동일한 값이 입력되는 가에 따라 주파수 값(Fo)을 결정한다. 그리고, 주파수 결정부(50)에서 출력되는 주파수 값(Fo)을 통해 입력 신호(SIN)의 주파수를 판별할 수 있다.
도 4(a)~(d)는 도 3에 도시된 장치의 주요 동작을 나타내는 파형도들로서,도 4(a)는 기준 클럭 신호(CLK)를 나타내고, 도 4(b)는 제1카운터(40)에서 출력되는 클리어 신호(CLR)를 나타내고, 도 4(c)는 입력 신호(SIN)를 나타낸다.
도 5는 본 발명에 따른 입력 신호의 주파수 검출 방법을 설명하기 위한 플로우 챠트를 나타낸다. 본 발명에 따른 입력 신호의 주파수 검출 방법은 입력 신호(SIN)를 분주하여 클리어 신호(CLR)를 발생하고, 클리어 신호(CLR)에 응답하여 기준 클럭 신호(CLK)를 카운트하는 단계들(제100~105단계), 카운트된 결과에 따라 주파수 값(Fo)을 구하는 단계(제110단계) 및 소정 횟수 이상 동일한 주파수 값이 발생하는 가에 따라 입력 신호(SIN)의 주파수를 결정하는 단계들(제115~125단계)로 이루어진다.
이제, 도 3 ~ 도 5를 참조하여 도 3에 도시된 장치의 동작 및 도 3에 도시된 장치에서 수행되는 입력 신호의 주파수 검출 방법을 상세히 설명한다.
도 3에 도시된 제1카운터(40)는 도 4(c)에 도시된 바와 같은 입력 신호(SIN)를 소정율(1/N)로 분주하고, 분주된 결과를 클리어 신호(CLR)로서 발생한다(제100단계). 여기서, 입력 신호(SIN)로는 소정의 주파수를 갖는 신호들이 이용될 수 있다. 설명의 편의를 위해, 입력 신호(SIN)는 256KHZ 또는 1024KHZ의 주파수를 갖는 신호인 것으로 한다. 또한, 설명의 편의를 위해, N은 1024인 것으로 한다. 즉, 제1카운터(40)는 입력 신호(SIN)를 1024 분주하여 도 4(b)에 도시된 바와 같은 클리어 신호(CLR)를 발생한다.
인버터(44)는 제1카운터(40)에서 출력되는 클리어 신호(CLR)를 반전하여 반전된 클리어 신호(CLRB)를 발생한다.
제2카운터(42)는 도 4(b)에 도시된 클리어 신호(CLR)에 응답하여 도 4(a)에 도시된 기준 클럭 신호(CLK)를 카운트한다(제105단계). 좀 더 상세히, 제2카운터(42)는 리셋 단자(R)로 클리어 신호(CLR)를 받아들여, 클리어 신호(CLR)가 로우 레벨인 구간에서는 기준 클럭 신호(CLK)를 카운트하고, 클리어 신호(CLK)가 하이 레벨인 구간에서는 리셋된다. 여기서, 기준 클럭 신호(CLK)는 입력 신호(SIN)의 최대 주파수보다 M배 큰 주파수를 갖는다. 설명의 편의를 위해, 기준 클럭 신호(CLK)는 입력 신호(SIN)의 최대 주파수보다 36배 큰 주파수를 갖는 것으로 한다. 따라서, 기준 클럭 신호(CLK)의 주파수는 1024KHZ의 36배되는 36864KHZ이다.
한편, 클리어 신호(CLR)가 로우 레벨을 갖는 구간(T1)은 다음 수학식 1에 의해 결정된다.
T1=(1/Fin)*N[ms]
여기서, Fin은 입력 신호(SIN)의 주파수를 나타낸다. 따라서, 입력 신호(SIN)의 주파수가 256KHZ인 경우 T1은 4ms이고, 1024KHZ인 경우 T1은 1ms이다. 즉, 입력 신호(SIN)의 주파수가 256KHZ인 경우, 제2카운터(42)는 4ms동안 기준 클럭 신호(CLK)를 카운트하며, 그 결과는 148,148이다. 또한, 입력 신호(SIN)의 주파수가 1024KHZ인 경우, 제2카운터(42)는 1ms동안 기준 클럭 신호(CLK)를 카운트하며, 그 결과는 37,037이다. 결국, 제2카운터(42)는 입력 신호(SIN)의 주파수에 상응하는 소정의 카운트 값을 출력한다.
디코더(46)는 제2카운터(42)에서 카운트되는 카운트 값을 디코딩하고, 디코딩된 결과를 주파수 값(Fo)으로서 발생한다(제110단계). 디코더(46)는 입력 신호(SIN)가 가질 수 있는 각각의 주파수에 대응되어 제2카운터(42)에서 출력되는 카운트 값들을 디코딩한다. 즉, 디코더(46)는 제2카운터(42)로부터 148,148의 카운트 값이 입력되면, 이를 입력 신호(SIN)의 주파수가 256KHZ임을 나타내는 제1주파수 값(Fo1)으로 디코딩한다. 또한, 디코더(46)는 제2카운터(42)로부터 37,037의 카운트 값이 입력되면, 이를 입력 신호(SIN)의 주파수가 1024KHZ임을 나타내는 제2주파수 값(Fo2)으로 디코딩한다. 결국, 디코더(46)에서 출력되는 주파수 값(Fo)을 통해 현재 입력되는 입력 신호(SIN)의 주파수가 판별될 수 있다.
래치(48)는 디코더(46)에서 출력되는 주파수 값(Fo)을 반전된 클리어 신호(CLRB)에 응답하여 래치한다.
주파수 결정부(50)는 반전된 클리어 신호(CLRB)에 응답하여, 래치(48)에 의해 래치된 주파수 값(Fo)을 입력한다. 또한, 주파수 결정부(50)는 소정 횟수(P회) 이상 같은 값을 갖는 주파수 값(Fo)이 입력되는 가를 비교하고, 비교된 결과에 따라 입력 신호(SIN)의 주파수를 결정하는 주파수 값(Fo)을 출력단자 OUT을 통해 출력한다. 이하, 설명의 편의를 위해 P는 3인 것으로 한다.
좀 더 상세히, 주파수 결정부(50)는 래치(48)로부터 입력되는 주파수 값(Fo)이 연속 3회 이상 동일한 가를 비교한다(제115단계). 즉, 주파수 결정부(50)로 연속 3회 이상 동일한 주파수 값(Fo)이 입력되면, 주파수 결정부(50)는 3회 째 입력되는 주파수 값(Fo)을 출력단자 OUT을 통해 출력한다. 따라서, 3회 째 입력되는 주파수 값(Fo)에 대응되는 주파수가 입력 신호(SIN)의 주파수인 것으로 결정된다(제120단계). 반면, 주파수 결정부(50)로 연속 3회 이상 동일한 주파수 값(Fo)이 입력되지 않는다면, 주파수 결정부(50)는 현재 출력단자 OUT으로 출력되는 주파수 값(Fo)을 그대로 유지한다. 따라서, 입력 신호(SIN)의 주파수가 이전에 결정된 주파수 값(Fo)에 대응되는 주파수로 유지된다(제125단계).
예컨대, 주파수 결정부(50)가 출력단자 OUT을 통해 제2주파수 값(Fo2)을 출력하고 있다면, 이는 현재 입력 신호(SIN)의 주파수가 1024KHZ임을 나타낸다. 이 때, 주파수 결정부(50)로 3회 이상 제1주파수 값(Fo1)이 입력된다면, 주파수 결정부(50)는 제1주파수 값(Fo1)을 출력단자 OUT을 통해 출력한다. 즉, 입력 신호(SIN)의 주파수가 제1주파수 값(Fo1)에 대응되는 256KHZ임을 나타낸다. 반면, 주파수 결정부(50)로 계속 제2주파수 값(Fo2)이 입력되거나 또는, 3회 연속 제1주파수 값(Fo1)이 입력되지 않는다면 주파수 결정부(50)는 제2주파수 값(Fo2)을 유지한다. 즉, 입력 신호(SIN)의 주파수가 계속 1024KHZ인 것으로 유지된다.
이상에서와 같이, 본 발명에 따른 입력 신호의 주파수 검출 장치 및 방법은 입력 신호를 소정율로 분주하고, 분주된 신호에 응답하여 기준 클럭 신호를 카운트한 결과에 따라 입력 신호의 주파수를 결정한다. 따라서, 입력 신호의 듀티 및 펄스폭이 빈번하게 변하더라도 정확하게 입력 신호의 주파수를 결정할 수 있다.
상술한 바와 같이, 본 발명에 따른 입력 신호의 주파수 검출 장치 및 방법은 입력 신호를 소정율로 분주하고, 분주된 신호에 응답하여 기준 클럭 신호를 카운트한 결과에 따라 입력 신호의 주파수를 결정한다. 따라서, 입력 신호의 듀티 및 펄스폭이 빈번하게 변하더라도 정확하게 입력 신호의 주파수를 결정할 수 있다.

Claims (3)

  1. 소정의 주파수를 갖는 신호들을 입력 신호로서 받아들여 소정율로 분주하고, 분주된 결과를 클리어 신호로서 발생하는 제1카운터;
    상기 클리어 신호에 응답하여 기준 클럭 신호를 카운트하는 제2카운터;
    상기 제2카운터에서 카운트된 결과를 디코딩하고, 디코딩된 결과를 상기 입력 신호의 주파수에 대응되는 주파수 값으로서 발생하는 디코더; 및
    반전된 클리어 신호에 응답하여 상기 주파수 값을 받아들이고, 소정 횟수 이상 같은 값을 갖는 주파수 값이 입력되는 가를 비교하고, 비교된 결과에 따라 상기 입력 신호의 주파수를 결정하는 주파수 값을 출력하는 주파수 결정부를 구비하고,
    상기 기준 클럭 신호는 상기 입력 신호의 주파수보다 M(>0, 정수)배 큰 주파수를 갖는 것을 특징으로 하는 입력 신호의 주파수 검출 장치.
  2. 제1항에 있어서, 상기 입력 신호 주파수 검출 장치는 상기 반전된 클리어 신호에 응답하여 상기 주파수 값을 래치하고, 래치된 결과를 상기 주파수 결정부로 출력하는 래치를 더 구비하는 것을 특징으로 하는 입력 신호 주파수 검출 장치.
  3. (a)소정의 주파수를 갖는 신호들을 입력 신호로서 받아들이여 소정율로 분주하고, 분주된 결과를 클리어 신호로서 발생하는 단계;
    (b)상기 클리어 신호에 따라 기준 클럭 신호를 카운트하는 단계;
    (c)상기 (b)단계에서 카운트된 결과를 디코딩하고, 디코딩된 결과를 상기 입력 신호의 주파수에 대응되는 주파수 값으로서 구하는 단계;
    (d)소정 횟수 이상 같은 주파수 값이 발생되는 가를 판단하는 단계;
    (e)상기 (d)단계에서 소정 횟수 이상 같은 주파수 값이 발생되면, 상기 입력 신호의 주파수를 현재 발생된 주파수 값에 대응하는 주파수인 것으로 결정하는 단계; 및
    (f)상기 (d)단계에서 소정 횟수 이상 같은 주파수 값이 발생되지 않으면, 상기 입력 신호의 주파수는 이전에 결정된 주파수를 유지하는 단계로 이루어지는 것을 특징으로 하는 입력 신호의 주파수 검출 방법.
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