JP3586578B2 - エッジ検出回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はエッジ検出回路に関し、特にクロック断検出回路やアラーム(エラー)検出回路等に用いられるエッジ検出回路に関する。
【0002】
【従来の技術】
従来、エッジ検出回路においては、入力した信号の立上りまたは立下りのエッジを検出しており、クロック断検出やエラーパルス検出等の検出回路に用いられている。
【0003】
このエッジ検出回路としては、特開平9−93099号公報に記載された回路例がある。図9はこの公報に記載されたエッジ検出回路の一例を示している。図9において、エッジ検出回路は4個のD−フリップフロップ(以下、FFとする)11〜14を直列に接続しかつ入力信号が1番目のD−FF11に入力される第1のD−FF群と、エッジ検出を行うか否かを指示するエッジ検出制御信号を受けかつ2個のD−FF21,22を直列に接続した第2のD−FF群と、第1のD−FF群の1段目の出力と第2のD−FF群の1段目の反転出力及びその2段目の出力とを入力とするアンド(AND)回路51と、このアンド回路51の出力を受ける第3のD−FF31と、第1のD−FF群の正転及び反転各出力を入力とするアンド回路41,42と、アンド回路41,42の出力を入力とするオア(OR)回路61とから構成されている。
【0004】
D−FF11〜14,21,22はクロックCLKの立上り同期で、D−FF31はクロックCLKの立下り同期で動作し、またD−FF11はリセット付きFF、D−FF13はセット付きFF、D−FF14はセット、リセット付きFFである。
【0005】
次に、上記のエッジ検出回路の動作について説明する。D−FF11〜14は入力信号INを受け、クロックCLKの立上りに同期してD−FF11からD−FF14へと順次入力信号INをシフトする。アンド回路41はD−FF11〜13の出力とD−FF14の反転出力とを入力し、入力信号INの立上りエッジの検出を行う。アンド回路42はD−FF11〜13の反転出力とD−FF14の出力とを入力することで、入力信号INの立下りエッジ検出を行う。
【0006】
D−FF21,22はエッジ検出制御信号ENBを受け、アンド回路51はD−FF11,22の出力とD−FF21の反転出力とを入力し、D−FF31はアンド回路51の出力を入力する。また、エッジ検出信号ENBをD−FF11のリセット端子に入力し、D−FF21の出力をD−FF14のリセット端子に入力し、D−FF31の出力をD−FF13,14のセット端子に入力する。
【0007】
エッジ検出制御信号ENBはクロックCLKに同期した信号で、これがロウ・レベルの時にエッジ検出状態、ハイ・レベルの時にエッジ非検出状態をそれぞれ示す信号である。エッジ検出制御信号ENBがハイ・レベルになるとD−FF11がリセットされ、次のクロックCLKの立上りに同期してD−FF14がリセットされる。
【0008】
D−FF11の出力がハイ・レベルの時、エッジ検出制御信号ENBの立下りエッジをD−FF21,22及びアンド回路51で検出し、クロックCLKの立下りでD−FF31の出力がハイ・レベルになってD−FF13,14をセットする。
【0009】
【発明が解決しようとする課題】
上述した従来のエッジ検出回路では、任意に設定した測定基準パルス信号を基にパルス間隔毎の立上りまたは立下りのエッジ検出を行うため、測定基準パルス信号をエッジ検出制御信号ENBに入力すると、測定基準パルス信号入力がロウ・レベルの区間ではエッジ検出を行うが、測定基準パルス信号入力がハイ・レベルとなる区間では入力信号が入力されるD−FF11がリセット状態となり、入力信号を受付けなくなってしまう。
【0010】
このため、エッジ検出制御信号ENBがハイ・レベルとなる区間はエッジ非検出区間であると同時に、エッジ未検出となるデット・タイム区間となってしまうという問題がある。
【0011】
また、入力信号INをクロックCLKの立上りに同期してD−FF11からD−FF14へと順次シフトし、各D−FF11〜14の正転及び反転出力をアンド回路41,42に入力することで入力信号のエッジ検出を行うようになっているため、入力信号のパルス幅がクロックCLK入力の4周期以上でないと、シフトした入力信号がアンド回路41,42で相互に打ち消し合い、入力信号の立上り及び立下りのエッジが無くなる。このため、入力信号のパルス幅がクロックCLKの3周期以内であると、立上りまたは立下りのエッジ検出ができないという問題もある。
【0012】
そこで、本発明の目的は上記の問題点を解消し、測定基準パルス入力によるエッジ検出回路のリセット時の入力信号の立上りまたは立下りエッジの未検出期間であるデット・タイムを除去することができるエッジ検出回路を提供することにある。
【0013】
【課題を解決するための手段】
本発明によるエッジ検出回路は、任意にパルス信号発生間隔を設定した一定期間を示す測定基準パルス信号の入力によって前記測定基準パルス信号のパルス間隔毎に入力信号の立上り及び立下りのうちの少なくとも一方を検出するエッジ検出回路であって、各々異なるリセット時間を有する第1及び第2のエッジ検出手段を備え、前記測定基準パルスの入力で前記第1のエッジ検出手段がリセットされた時に前記入力信号の立上り及び立下りのうちの少なくとも一方を前記第2のエッジ検出手段で検出するよう構成している。
【0014】
すなわち、本発明のエッジ検出回路は、任意に設定した測定基準パルス信号の入力によって測定基準パルス信号のパルス間隔毎に入力信号の立上りまたは立下りのエッジ検出を行うエッジ検出回路において、測定基準パルス信号のパルス間隔毎に入力信号の立上りまたは立下りのエッジ検出を行うエッジ検出回路を、リセット時間の異なる2系統のD−FFで構成している。
【0015】
このリセット時間の異なる2系統のエッジ検出回路において、第1のエッジ検出回路は入力信号のエッジでセットされ、測定基準パルスの立上りでリセットされる。一方、第2のエッジ検出回路は第1のエッジ検出回路がリセットされる時に検出可能状態となり、入力信号のエッジ検出を行う。
【0016】
第2のエッジ検出回路のリセットは測定基準パルスの立下りで行う。これによって、第1のエッジ検出回路が未検出期間に見逃した入力信号のエッジを第2のエッジ検出回路が検出し、これを検出期間にある第1のエッジ検出回路に再び入力させて検出させることが可能となる。
【0017】
したがって、測定基準パルス入力によるエッジ検出回路クリア時の入力信号の立上りまたは立下りエッジの未検出期間であるデット・タイム期間を除去するという効果が得られる。また、測定基準パルスをクロックCLKの二倍の周期にすることで、一定期間の制限を無くし、入力信号INのエッジを検出したら常に検出パルスを出力するエッジ検出回路に切換えることが可能となる。
【0018】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図1は本発明の一実施例によるエッジ検出回路の構成を示す図である。図において、本発明の一実施例によるエッジ検出回路はD−フリップフロップ(以下、FFとする)A1,A2,B1,B2,C1,C2と、オア(OR)回路D1〜D3と、アンド(AND)回路E1と、n段カウンタF1と、デコーダG1とから構成されている。
【0019】
D−FFA1,B1はクロックCLKの立下り同期、D−FFA2,B2,C1,C2はクロックCLKの立上り同期で動作するD−FFである。また、D−FFA1,B1はリセット付きのD−FFである。
【0020】
n段カウンタF1はクロックの立上り同期で、0値から(2n −1)値までのカウント・アップ動作するカウンタ回路である。また、n段カウンタF1は(2n −1)値までカウント・アップしたら0値に戻り、再度カウント・アップを開始するカウンタ回路である。
【0021】
デコーダG1はn本のデータ入力で表せられる2n 値から、1値または複数値をデコードして出力するデコーダ回路である。また、デコーダG1はm本のデコーダ制御信号入力CNTによって2m 通りの出力が得られる。
【0022】
入力信号INはD−FFC1に入力され、シフト・レジスタ動作のD−FFC1,C2でクロックCLKの立上りに同期して順次シフトされる。アンド回路E1はD−FFC1の正転出力とD−FFC2の反転出力とが入力され、入力信号INから入力される立上りエッジを持ったパルスがクロックCLKの周期の2倍以上になっても、常に入力信号INの立上りエッジを基にクロックCLKの1周期のハイ・レベルのパルスを微分整形して出力する。
【0023】
オア回路D1はD−FFA1,B2の出力とアンド回路E1の出力とが入力され、D−FFA1はオア回路D1の出力が入力される。また、デコーダG1の出力をD−FFA1のリセット端子に入力する。
【0024】
同様に、オア回路D2はD−FFB1の出力とアンド回路E1の出力とが入力され、D−FFB1はオア回路D2の出力が入力される。また、デコーダG1の反転出力をD−FFB1のリセット端子に入力する。
【0025】
このため、アンド回路E1からの入力信号INのパルスがオア回路D1を通ってD−FFA1に入力されると、D−FFA1からオア回路D1への帰還ループによって、デコーダG1からの測定基準パルスがリセット端子に入力されない限り、D−FFA1はハイ・レベルを保持し続けることとなる。オア回路D2及びD−FFB1の構成も上記のオア回路D1及びD−FFA1の構成と同様であり、同様の動作となる。
【0026】
D−FFA1,B1のリセット条件はD−FFA1がデコードG1から出力される測定基準パルスのハイ・レベルでリセット状態とし、D−FFB1は測定基準パルスのロウ・レベルでリセット状態となる。
【0027】
D−FFA1,B1のリセット条件を上記のような異なったリセット条件とするのは、一定間隔にD−FFA1のリセット端子に入力されるデコードG1からの測定基準パルス出力によるD−FFA1のリセット状態時に、アンド回路E1からの入力信号INのパルスが入力されてもリセット条件の異なるD−FFB1でアンド回路E1からの入力INのパルスを検出するためである。
【0028】
D−FFB2はD−FFB1の出力を入力とし、クロックCLKに同期してD−FFB1の出力をシフト出力し、D−FFA1のリセット状態の解除後にD−FFB1のエッジ検出結果をD−FFA1に反映させるために設けられている。
【0029】
したがって、任意に設定した一定期間でのエッジ検出における入力信号INのエッジ未検出となるデット・タイムを除去することができる。また、デコーダG1のデコード値を奇数値または偶数値に設定し、測定基準パルスをクロックCLKの二倍の周期にすることで一定期間の制限を無くし、入力信号INのエッジを検出したら常に検出パルスを出力するエッジ検出に切換えることができる。
【0030】
オア回路D3はエッジ検出を行うD−FFを、異なるリセット条件でD−FFA1とD−FFB1との2系統に分けているため、D−FFA1,B1夫々の出力を入力として2つのエッジ検出信号を1つのエッジ検出信号にする。D−FFA2はオア回路D3で1つにまとめたエッジ検出信号をクロックCLKに同期してシフトし、エッジ検出信号出力OUTとする。
【0031】
n段カウンタF1はn本の出力を持ち、クロックCLKの立上りに同期してカウント・アップした値を出力する。デコーダG1はn段カウンタF1からのカウント・アップ値出力n本が入力され、設定した値が入力された時にのみハイ・パルスを出力する。したがって、(n段カウンタF1)+(デコーダG1)の回路によって、一定間隔の測定基準パルスを生成する。また、デコーダG1に入力するm本のデコード制御信号CNTによって、デコーダG1は2m 通りの測定基準パルスを出力することができる。上記のn段カウンタF1及びデコーダG1については当業者にとってよく知られているので、その詳細な構成及び動作についての説明は省略する。
【0032】
図2は図1のエッジ検出回路に入力される入力信号が測定基準パルス間に入力された時の動作を示すタイミングチャートである。これら図1及び図2を参照して本発明の一実施例の動作について説明する。
【0033】
以下、デコーダG1のデコード値によって任意に設定した一定期間に、立上りエッジを持ったパルスが入力信号INから入力された時のエッジ検出動作について説明する。
【0034】
任意に設定可能な入力信号INの立上りエッジ検出測定期間t1,t2,・・・において、立上りエッジを持ったパルスが入力信号INから入力されると、クロックCLKに同期してD−FFC1,C2でシフトされ、D−FFC1の出力及びD−FFC2の反転出力を入力とするアンド回路E1でクロックCLKに同期したクロックCLKの1周期幅のパルスに微分整形して出力する。
【0035】
D−FFA1はオア回路D1を介して、このアンド回路E1から出力された入力信号INのパルスをクロックCLKの反転に同期して取込み、デコードG1からの測定基準パルスのハイ・パルスが出力されるまで、D−FFA1はハイ・レベルを保持し続ける。D−FFA1の出力がオア回路D3を介してD−FFA2に入力され、入力されたD−FFA1の出力がクロックCLKの正転に同期してシフト出力され、エッジ検出信号OUTとして出力される。
【0036】
尚、測定基準パルスはハイ・パルスであるため、D−FFB1はリセット状態であり、D−FFB1及びD−FFB1の出力をクロックCLKの正転に同期してシフトするD−FFB2は共にロウ・レベルを出力する。
【0037】
図3は図1のエッジ検出回路において一定期間の測定制御を行う測定基準パルスをまたぐ、入力信号INからの立上りエッジを持ったパルスが入力された時の動作を示すタイミングチャートである。
【0038】
この図3に示すように、入力信号INから入力される立上りエッジを持ったパルスが測定期間を示す測定基準パルス周期より長いパルスであった場合等によって、測定基準パルスをまたいで立上りエッジを持ったパルスが入力信号INから入力されてもD−FFC1,C2及びアンド回路E1によって、最小パルス幅となるクロックCLKの1周期幅のパルスに微分整形するため、エッジ検出信号出力は入力信号INの立上りエッジのあった測定期間でのみ出力され、次の測定期間に誤ってエッジ検出信号を出力することはない。
【0039】
図4は図1のエッジ検出回路において立上りエッジを持ったパルスが入力信号INより入力され、アンド回路E1から微分整形された出力パルスが一定期間の測定制御を行う測定基準パルスと一致する時の動作を示すタイミングチャートである。
【0040】
この図4に示すように、D−FFA1は測定基準パルスのハイ・レベルでリセット状態となり、測定基準パルスのハイ・レベル内にアンド回路E1からの入力信号INの微分整形パルスが入力されても受付けないが、D−FFA1のリセット条件と異なる(正反対の)リセット条件であるD−FFB1が測定基準パルスのハイ・レベルで動作状態となり、アンド回路E1からの入力信号INの微分整形パルスを受付ける。
【0041】
このため、D−FFA1がリセット状態となる測定基準パルスのハイ・レベル時に入力信号INから立上りエッジを持ったパルスが入力されても、立上りエッジの未検出を防ぐことができる。
【0042】
また、D−FFB1の出力をクロックCLKに同期してシフトするD−FFB2の出力がオア回路D1を介してD−FFA1に入力されるため、測定基準パルスがハイ・レベル(D−FFA1がリセット状態)の時に、D−FFB1で行ったエッジ検出結果を測定基準パルスがロウ・レベルとなり、リセット状態から正常動作状態へ復帰したD−FFA1に反映させることができる。
【0043】
図5は図1のn段カウンタF1及びデコーダG1によって生成出力される測定基準パルスの例を示すタイミングチャートである。仮に、n段カウンタF1の段数を4段とすると、この4段カウンタのカウント値出力は図5のタイミングチャートに示すように、クロックCLKに同期して0〜Fhexの値を出力する。
【0044】
デコーダG1はこのカウント値出力を受け、任意の値をデコードすることによって、任意に一定間隔の測定基準パルスを生成出力することができる。図5の測定基準パルス#1はデコーダG1のデコード値をFhexにした時に生成出力される測定基準パルスである。また、測定基準パルス#2はデコーダG1のデコード値を奇数値にした場合の測定基準パルスであり、測定基準パルス#3はデコード値を0〜2hexと連続した値にした場合の測定基準パルスである。
【0045】
図6は本発明の他の実施例によるエッジ検出回路の構成を示す図である。図において、本発明の他の実施例によるエッジ検出回路はエッジ検出/エッジ非検出制御入力とするENB入力を増やし、インバータH1及びデコードG1の出力とD−FFA1,B1のリセット入力間にオア回路D4,アンド回路E2を追加した以外は図1に示す本発明の一実施例と同様の構成となっており、同一構成要素には同一符号を付してある。
【0046】
追加したオア回路D4にはデコードG1の出力と、新たに増やしたエッジ検出/エッジ非検出制御入力ENBを入力し、このオア回路D4の出力をD−FFA1のリセット入力とする。同様に、追加したアンド回路E2にもデコードG1の出力と、追加したインバータH1に入力して反転としたエッジ検出/エッジ非検出制御入力ENBとを入力し、このアンド回路E2の出力をD−FFB1のリセット入力とする。
【0047】
したがって、新たに増やしたエッジ検出/エッジ非検出制御入力ENBがロウ・レベルの時はD−FFA1,B1が正常動作するが、エッジ検出/エッジ非検出制御入力ENBをハイ・レベルにすると、D−FFA1,B1は共にリセット状態となり、入力信号INのパルスであるアンド回路E1の出力を受付けなくなる。すなわち、エッジ検出/エッジ非検出制御入力ENBによって、入力信号INのエッジ検出動作を行うか(検出)/行わないか(非検出)の制御が可能となる。
【0048】
図7は本発明の別の実施例によるエッジ検出回路の構成を示す図である。図において、本発明の別の実施例によるエッジ検出回路はD−FFJ1とアンド回路E3とn段カウンタF2とnbitD−FFK1とを追加し、D−FFA1,B1のリセット入力をデコーダG1の出力から追加したアンド回路E3の出力に変更し、デコードG1の出力を追加したn段カウンタF2の同期リセット端子及びnbitD−FFK1のイネーブル端子に入力するようにした以外は図1に示す本発明の一実施例と同様の構成となっており、同一構成要素には同一符号を付してある。
【0049】
図8は本発明の別の実施例によるエッジ検出回路の動作を示すタイムチャートである。これら図7及び図8を参照して本発明の別の実施例によるエッジ検出回路で、一定期間内で複数のエッジ検出を行い、その都度エッジ検出パルスを出力する場合の動作について説明する。
【0050】
本発明の一実施例によるエッジ検出回路の動作説明で説明したように、D−FFA2から出力されるエッジ検出信号とD−FFA1から出力されるエッジ検出信号とをクロックCLKに同期してシフト出力するD−FFJ1の出力をアンド回路E3に入力することで、D−FFA2から出力されたエッジ検出信号を微分整形する。
【0051】
このアンド回路E3から出力された微分整形パルスをD−FFA1,B1のリセット端子に入力し、エッジ検出時にハイ・レべルを保持するための(D−FFA1とオア回路D1との間)及び(D−FFB1とオア回路D2との間)の帰還ループをクリアする。したがって、アンド回路E3は入力信号INの立上りエッジ毎に検出されたエッジ検出信号を出力することができる。
【0052】
n段カウンタF2は入力信号INの立上りエッジ検出毎にエッジ検出信号を出力するアンド回路E3の出力をカウント・アップ動作イネーブル端子に入力し、検出されたエッジの数をクロックCLKの反転に同期してカウントする。また、n段カウンタF2はクロックCLKの正転同期リセット端子にデコーダG1から出力される測定基準パルスを入力し、測定基準パルス毎にエッジ検出カウント値をクリアする。
【0053】
nbitD−FFK1は動作イネーブル端子にデコーダG1から出力される測定基準パルスが入力される。このため、n段カウンタF2のカウント値がデコーダG1から出力される測定基準パルスによってクリアされる直前に、n段カウンタF2のカウント値を取込み、次の測定基準パルスが入力されるまで保持し続ける。
【0054】
尚、上述した実施例では立上りエッジのみを検出しているが、立下りエッジのみを検出する場合や両エッジを検出する場合にも適用可能である。つまり、立下りエッジ検出をする場合にはアンド回路E1をノア(NOR)回路に変更すればよく、両エッジを検出する場合にはアンド回路E1を排他的論理和(EX−OR)回路に変更し、D−FFC2の反転出力を正転出力にすればよい。
【0055】
このように、任意に設定した測定基準パルス信号の入力によって、測定基準パルス信号のパルス間隔毎に入力信号の立上りまたは立下りのエッジ検出を行うエッジ検出回路を、リセット条件の異なる2系統のD−FFA1,A2,B1,B2で構成することで、測定基準パルス入力によるエッジ検出回路クリア時の入力信号の立上りまたは立下りエッジの未検出期間であるデット・タイム期間を除去することができる。
【0056】
また、測定基準パルスをクロックCLKの二倍の周期にすることで、一定期間の制限を無くし、入力信号INのエッジを検出したら常に検出パルスを出力するエッジ検出回路に切換えることができる。
【0057】
さらに、エッジ検出回路の回路規模を小さくすることができ、測定基準パルス間で一度立上りまたは立下りのエッジを検出した後に、エッジ検出回路を構成するD−FFのデータ入力を固定することができ、消費電力を抑えることができるという効果がある。
【0058】
さらにまた、入力信号が割込み信号と入力データ信号とを兼用する場合のように2つ以上の機能を持たせる場合にも有効であり、割込み信号として使う時にはエッジ検出状態にし、入力データ信号として使う時にはエッジ非検出状態とすることによって、上記と同様の効果が得られる。
【0059】
【発明の効果】
以上説明したように本発明のエッジ検出回路によれば、任意にパルス信号発生間隔を設定した一定期間を示す測定基準パルス信号の入力によって測定基準パルス信号のパルス間隔毎に入力信号の立上り及び立下りのうちの少なくとも一方を検出するエッジ検出回路において、各々異なるリセット時間を有する第1及び第2のエッジ検出手段を持ち、測定基準パルスの入力で第1のエッジ検出手段がクリアされた時に入力信号の立上り及び立下りのうちの少なくとも一方を第2のエッジ検出手段で検出することによって、測定基準パルス入力によるエッジ検出回路のリセット時の入力信号の立上りまたは立下りエッジの未検出期間であるデット・タイムを除去することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例によるエッジ検出回路の構成を示す図である。
【図2】図1のエッジ検出回路に入力される入力信号が測定基準パルス間に入力された時の動作を示すタイミングチャートである。
【図3】図1のエッジ検出回路において一定期間の測定制御を行う測定基準パルスをまたぐ、入力信号からの立上りエッジを持ったパルスが入力された時の動作を示すタイミングチャートである。
【図4】図1のエッジ検出回路において立上りエッジを持ったパルスが入力信号より入力され、アンド回路から微分整形された出力パルスが一定期間の測定制御を行う測定基準パルスと一致する時の動作を示すタイミングチャートである。
【図5】図1のn段カウンタ及びデコーダによって生成出力される測定基準パルスの例を示すタイミングチャートである。
【図6】本発明の他の実施例によるエッジ検出回路の構成を示す図である。
【図7】本発明の別の実施例によるエッジ検出回路の構成を示す図である。
【図8】本発明の別の実施例によるエッジ検出回路の動作を示すタイムチャートである。
【図9】従来例によるエッジ検出回路の構成を示す図である。
【符号の説明】
A1,A2,B1,B2,
C1,C2,J1 D−フリップフロップ
D1,D2,D3,D4 オア回路
E1,E2,E3 アンド回路
F1,F2 n段カウンタ
G1 デコーダ
H1 インバータ
K1 nbitD−フリップフロップ
Claims (4)
- 入力信号の立上りまたは立下りを検出するエッジ検出回路において、
測定期間の周期を定める測定基準パルスを発生するパルス発生手段と、
前記測定基準パルスをリセット入力とし前記測定期間毎に前記入力信号の立ち上がりまたは立ち下がりを検出する第1のエッジ検出手段と、
前記測定基準パルスの反転出力をリセット入力とし前記第1のエッジ検出手段のリセット期間中における前記入力信号の立ち上がりまたは立ち下がり第2のエッジ検出手段とを備えることを特徴とするエッジ検出回路。 - 前記第1のエッジ検出手段の入力を、前記入力信号と前記第2のエッジ検出手段の出力との論理和とすることを特徴とする請求項1記載のエッジ検出回路。
- 前記1及び第2のエッジ検出手段は、D−フリップフロップ回路からなることを特徴とする請求項1又は請求項2記載のエッジ検出回路。
- 前記パルス発生手段は、クロックを入力とするカウンタと、このカウンタ出力を入力として前記測定基準パルスを発生するデコーダとからなることを特徴とする請求項1または請求項2記載のエッジ検出回路。
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