JP2003174359A - 分周比可変型奇数分周回路 - Google Patents
分周比可変型奇数分周回路Info
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Abstract
(57)【要約】
【課題】 奇数分周信号と偶数分周信号を両方ともＤｕ
ｔｙ５０で作成するには、従来、奇数分周においてクロ
ック信号を２逓倍してＤｕｔｙが５０ではない分周信号
を一旦作成してから２分の１分周するということを行な
っていた。 【解決手段】 初段にセットされた信号をクロック信号
によりシフトしていくシフトレジスタ１０の任意の出力
を、その出力が２分の１分周され奇数分周出力となるＤ
−Ｆ．Ｆ．３０で取り込んでシフトレジスタ１０の初段
をセット、初段以外をリセットするクロックタイミング
を、奇数分周出力信号自身により反転させるという手段
により、クロックを２逓倍することなくＤｕｔｙ５０の
奇数分周を得、クロックタイミングの反転作用を停止す
ることで偶数分周も同時に得られる。
ｔｙ５０で作成するには、従来、奇数分周においてクロ
ック信号を２逓倍してＤｕｔｙが５０ではない分周信号
を一旦作成してから２分の１分周するということを行な
っていた。 【解決手段】 初段にセットされた信号をクロック信号
によりシフトしていくシフトレジスタ１０の任意の出力
を、その出力が２分の１分周され奇数分周出力となるＤ
−Ｆ．Ｆ．３０で取り込んでシフトレジスタ１０の初段
をセット、初段以外をリセットするクロックタイミング
を、奇数分周出力信号自身により反転させるという手段
により、クロックを２逓倍することなくＤｕｔｙ５０の
奇数分周を得、クロックタイミングの反転作用を停止す
ることで偶数分周も同時に得られる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フィルタ−回路の
チューニングの基準周波数信号に用いて最適な分周比可
変型奇数分周回路に関する。 【０００２】 【従来の技術】従来の奇数分周回路の代表例として、図
４に示したような構成が知られている。カウンタ１５
と、デコーダ２５と、スイッチ部２０と、Ｆ．Ｆ．３０
とを備え、クロック入力端子１に入力されるクロック信
号ＣＬＫをカウンタ１５でカウントし、カウンタ１５の
各段を構成しているＦ．Ｆ．（フリップフロップ）１６
〜１９の非反転出力あるいは反転出力をデコーダ２５で
デコードし、スイッチ部２０で、ｎ分の１分周に対しｎ
−２のカウント値をデコードしているデコード信号を、
分周比選択信号入力端子３に入力される選択信号ＳＥＬ
によって選択し、クロック入力端子に前記クロック信号
ＣＬＫが入力されるＦ．Ｆ．３０のＤ入力端子に入力さ
れるカウント値ｎ−２の選択されたデコード信号を前記
ＣＬＫ信号の１周期分遅延させた信号であるＦ．Ｆ．３
０の反転あるいは反転出力信号を、分周回路の出力信号
ＤＥＶＯＵＴとして出力端子２に出力すると同時に前記
カウンタ１５をリセットするというｎ分の１分周回路で
ある。 【０００３】この回路の動作を図５を用いて説明する。
今９分の１分周の動作をさせるとすると、ｎ＝９からデ
コーダ２５はカウンタ１５がｎ−２＝７をカウントする
タイミングをデコードすればよく、カウンタ１５の各段
の出力のうちＱ１＝Ｑ２＝Ｑ３＝１でデコード信号Ｄ
ｎ−２を“Ｌｏ”から“Ｈｉ”へ移行している。このデ
コード信号は、次段のスイッチ回路２０でＰｎ−２＝Ｄ
ｎ−２として選択されてＦ．Ｆ．３０のＤ入力端子に入
力され、ＣＬＫの１周期分遅延されてカウント“８”か
ら“９”の期間に非反転出力端子にＤＥＶＯＵＴが出力
される。このＤＥＶＯＵＴ信号で前記カウンタ１５がリ
セットされるのでデコード信号Ｄｎ−２（＝Ｐｎ−２）
がカウント“８”の時点で“Ｈｉ”から“Ｌｏ”に戻さ
れ、カウント“９”までＱ１、Ｑ２、Ｑ３、（Ｑ４）は
“Ｌｏ”固定となる。したがってＤＥＶＯＵＴ信号はＣ
ＬＫの９周期毎に出力され、９分の１分周動作となって
いる。 【０００４】図４、図５に示した従来例は、ｎ＝２ｍ−
１、ｍ＝５、ｎ＝９（９分の１分周）であり、ｎ―２＝
７より、Ｑ１（“１”）＋Ｑ２（“２”）＋Ｑ３
（“４”）＝７をデコーダ（２５）でデコードしてい
る。 【０００５】 【発明が解決しようとする課題】ところが、従来の分周
回路の分周出力ＤＥＶＯＵＴは、“Ｈｉ”期間と“Ｌ
ｏ”期間が異なり、Ｄｕｔｙ比が５０ではなく、分周比
を変えながらＳＣＦ方式でのフィルターのチューニング
回路などに用いる場合は、ＣＬＫの周期を２倍にし、Ｄ
ＥＶＯＵＴをさらに２分の１分周する必要があった。し
かもデコーダでのデコード回路において、分周比の選択
数だけのデコード信号を用意しておくことが必要であっ
た。 【０００６】 【課題を解決するための手段】本発明の分周回路は、上
記問題点に鑑みなされたもので、従来の分周回路でのデ
コーダを省き、偶数分周と奇数分周の両方の分周に対
し、ＣＬＫの周期を２倍に上げることなくＤｕｔｙ５０
の分周出力を得ることを可能にしたものである。 【０００７】従来の分周回路におけるカウンタ部をシフ
トレジスタとし、分周比選択信号ＳＥＬで選択された前
記シフトレジスタの各段出力信号を取り込むＦ．Ｆ．の
クロック信号を、前記Ｆ．Ｆ．の出力信号を２分の１分
周して得られるＤＥＶＯＵＴ出力信号自身で反転切り替
えをするという手段を備えている。 【０００８】すなわち、本発明の分周比可変型奇数分周
回路は、シフトレジスタと、スイッチ部と、Ｄ−Ｆ．
Ｆ．と、２分の１分周器と、クロック反転用排他的論理
回路（ＥＸ−ＯＲ）ゲートと、切り替えＳＷとを備え、
複数のＦ．Ｆ．からなる前記シフトレジスタは、初段の
Ｆ．Ｆ．の入力端子が接地されるとともに各段のＦ．
Ｆ．のクロック入力端子はクロック信号ＣＬＫが入力さ
れる分周回路のクロック入力端子に接続され、前記スイ
ッチ部は、前記シフレジスタの各段出力信号の１つを、
分周比選択信号入力端子に入力される信号により選択
し、前記Ｄ−Ｆ．Ｆ．は、Ｄ入力端子が前記スイッチ部
の出力端子に接続されるとともに、非反転出力端子は、
前記シフトレジスタの初段のＦ．Ｆ．のセット入力端子
および次段以降のＦ．Ｆ．のリセット入力端子に接続さ
れ、かつ反転出力端子は、前記２分の１分周器のクロッ
ク入力端子に接続され、前記２分の１分周器は、非反転
出力端子が奇数分周信号出力端子に接続されるととも
に、前記切り替えＳＷを介して、前記クロック反転用Ｅ
Ｘ−ＯＲゲートの一方の入力端子に接続され、前記ＥＸ
−ＯＲゲートは、他方の入力端子が前記クロック信号入
力端子に接続されるとともに、出力端子が前記Ｄ−Ｆ．
Ｆ．のクロック入力端子に接続されていることを特徴と
するものである。 【０００９】上記本発明の構成によれば、シフトレジス
タの各段出力のうち同一の信号がＳＥＬ信号により選択
されている状態で、前記Ｆ．Ｆ．のクロック信号反転切
り替えを停止するだけで偶数分周動作が可能になり、反
転切り替えを行えば奇数分周動作が可能になる。 【００１０】 【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 【００１１】図１は、本発明の一実施の形態に係る奇数
分周回路の構成を示したもので、シフトレジスタ１０
と、スイッチ部２０と、Ｄ−Ｆ．Ｆ．３０と、２分の１
分周器４０と、クロック反転用ＥＸ−ＯＲゲート５０
と、切り替えＳＷ６０とを備えている。クロック信号Ｃ
ＬＫが入力されるクロック入力端子１は、初段のＦ．
Ｆ．の入力端子がＶＳＳに接続されるシフトレジスタ１
０の各段Ｆ．Ｆ．のクロック入力端子に接続され、シフ
レジスタの各段出力信号の１つを、分周比選択信号入力
端子３に入力されるＳＥＬ信号によりスイッチ部２０に
おいて選択する。スイッチ部２０の出力端子は、非反転
出力がシフトレジスタ１０のリセット入力端子に入力さ
れるＤ−Ｆ．Ｆ．３０のＤ入力端子に接続され、Ｄ−
Ｆ．Ｆ．３０の反転出力端子は、非反転出力端子がＤＥ
ＶＯＵＴ出力端子２に接続される２分の１分周器４０の
クロック入力端子に接続されている。 【００１２】２分の１分周器４０の非反転出力信号ＤＥ
ＶＯＵＴは、切り替えＳＷ６０を介してクロック反転用
ＥＸ−ＯＲゲート５０の一方の入力端子に接続され、Ｅ
Ｘ−ＯＲゲート５０は、他方の入力端子がＣＬＫ信号入
力端子１に接続されるとともに、出力端子はＤ−Ｆ．
Ｆ．３０のクロック入力端子に接続されている。なお、
Ｄ−Ｆ．Ｆ．３０の非反転出力端子は、シフトレジスタ
１０の初段のみリセットではなくセット入力端子に接続
されている。 【００１３】このように構成された本実施の形態におけ
る動作を図２、図３を用いて９分の１分周動作で説明す
る。シフトレジスタ１０が初段のみセット、初段以外が
リセットの解除がされてから、ＣＬＫが３発入力された
タイミングでシフトレジスタ１０を構成するＦ．Ｆ．１
４の出力Ｓｍ−２（＝Ｓ３）が“Ｌｏ”から“Ｈｉ”に
移行し、ＳＥＬ信号によりスイッチ部でＳ３信号が選択
されてＤ−Ｆ．Ｆ．３０で取りこまれるが、ＤＥＶＯＵ
Ｔ信号の“Ｈｉ／Ｌｏ”によりＤ−Ｆ．Ｆ．３０のクロ
ック入力端子にはシフトレジスタのクロックであるＣＬ
Ｋと同一信号か、その反転信号が入力されるので、取り
込みタイミングが一回おきに異なる。ＤＥＶＯＵＴが
“Ｈｉ”でＤ−Ｆ．Ｆ．のＤ入力に信号ｐの“Ｈｉ”が
到来するとＥＸ−ＯＲゲート５０はＣＬＫと同一信号を
Ｄ−Ｆ．Ｆ．３０のクロック信号として供給するのでＤ
−Ｆ．Ｆ．３０の非反転出力信号ｑは信号ｐの“Ｈｉ”
になるタイミングからＣＬＫの１周期後に“Ｈｉ”に移
行し、シフトレジスタの初段をセット、初段以外をリセ
ットするので信号ｐは“Ｈｉ”から“Ｌｏ”に戻され、
さらにＣＬＫの１周期後に信号ｑも“Ｈｉ”から“Ｌ
ｏ”に復帰する。この信号ｑの“Ｈｉ”から“Ｌｏ”へ
の復帰タイミングを２分の１分周器４０で分周して分周
出力端子２にＤＥＶＯＵＴとして出力している。したが
って９分の１分周出力ＤＥＶＯＵＴは信号ｑの立ち下が
りタイミングで“Ｈｉ”／“Ｌｏ”が切り替わるのでＥ
Ｘ−ＯＲゲート５０の出力すなわちＤ−Ｆ．Ｆ．３０の
クロック信号が反転させられるが、Ｄ−Ｆ．Ｆ．３０は
信号ｐの“Ｌｏ”を取り込んだ後のアクティブでないク
ロックエッジの変化なので何ら問題とならない。 【００１４】次にＤＥＶＯＵＴが“Ｌｏ”でＤ−Ｆ．
Ｆ．３０のＤ入力に信号ｐの“Ｈｉ”が到来するとＥＸ
−ＯＲゲート５０はＣＬＫの反転信号をＤ−Ｆ．Ｆ．３
０のクロック信号として供給するのでＤ−Ｆ．Ｆ．３０
の非反転出力信号ｑは信号ｐの“Ｈｉ”になるタイミン
グからＣＬＫの２分の１周期後に“Ｈｉ”に移行し、シ
フトレジスタの初段をセット、初段以外をリセットする
ので信号ｐはＣＬＫの半周期で“Ｈｉ”から“Ｌｏ”に
戻され、さらにＣＬＫの１周期後に信号ｑも“Ｈｉ”か
ら“Ｌｏ”に復帰する。この信号ｑの“Ｈｉ”から“Ｌ
ｏ”への復帰タイミングを２分の１分周器４０で分周し
て分周出力端子２にＤＥＶＯＵＴとして出力している。
したがって９分の１分周出力ＤＥＶＯＵＴは信号ｑの立
ち下がりタイミングで“Ｈｉ”／“Ｌｏ”が切り替わる
のでＥＸ−ＯＲゲート５０の出力すなわちＤ−Ｆ．Ｆ．
３０のクロック信号が反転させられるが、Ｄ−Ｆ．Ｆ．
３０は信号ｐの“Ｌｏ”を取り込んだ後のアクティブで
ないクロックエッジの変化なので何ら問題とならない。 【００１５】このような動作が繰り返される結果、ＤＥ
ＶＯＵＴは“Ｈｉ”期間がＣＬＫ４．５周期分、“Ｌ
ｏ”期間もＣＬＫ４．５周期分すなわちＤｕｔｙ５０の
９分の１分周出力信号となる。 【００１６】また、切り替えＳＷ６０をＶＤＤ側に接続
することにより、ＥＸ−ＯＲゲート５０の出力は常にＣ
ＬＫと同一信号となり、図３に示すようにＤＥＶＯＵＴ
は“Ｈｉ”期間がＣＬＫ５周期分、“Ｌｏ”期間もＣＬ
Ｋ５周期分の１０分の１分周出力を得ることができる。 【００１７】図１、図２に示した例はｎ＝２ｍ−１、ｍ
＝５、ｎ＝９（９分の１分周）であり、シフトレジスタ
信号Ｓｍ−２（＝Ｓ3）を選択している。 【００１８】 【発明の効果】以上説明したように、本発明の奇数分周
回路によれば、入力クロックを２逓倍することなく、任
意の奇数分周信号をＤｕｔｙ５０で得ることができ、し
かも切り替え信号により偶数分周も得られるので、数種
類の連続した分周比の出力信号が必要なフィルタのチュ
ーニング用基準周波数信号などに利用して最適な素子数
が少なく簡単な構成で実現可能な分周器を提供すること
ができる。
チューニングの基準周波数信号に用いて最適な分周比可
変型奇数分周回路に関する。 【０００２】 【従来の技術】従来の奇数分周回路の代表例として、図
４に示したような構成が知られている。カウンタ１５
と、デコーダ２５と、スイッチ部２０と、Ｆ．Ｆ．３０
とを備え、クロック入力端子１に入力されるクロック信
号ＣＬＫをカウンタ１５でカウントし、カウンタ１５の
各段を構成しているＦ．Ｆ．（フリップフロップ）１６
〜１９の非反転出力あるいは反転出力をデコーダ２５で
デコードし、スイッチ部２０で、ｎ分の１分周に対しｎ
−２のカウント値をデコードしているデコード信号を、
分周比選択信号入力端子３に入力される選択信号ＳＥＬ
によって選択し、クロック入力端子に前記クロック信号
ＣＬＫが入力されるＦ．Ｆ．３０のＤ入力端子に入力さ
れるカウント値ｎ−２の選択されたデコード信号を前記
ＣＬＫ信号の１周期分遅延させた信号であるＦ．Ｆ．３
０の反転あるいは反転出力信号を、分周回路の出力信号
ＤＥＶＯＵＴとして出力端子２に出力すると同時に前記
カウンタ１５をリセットするというｎ分の１分周回路で
ある。 【０００３】この回路の動作を図５を用いて説明する。
今９分の１分周の動作をさせるとすると、ｎ＝９からデ
コーダ２５はカウンタ１５がｎ−２＝７をカウントする
タイミングをデコードすればよく、カウンタ１５の各段
の出力のうちＱ１＝Ｑ２＝Ｑ３＝１でデコード信号Ｄ
ｎ−２を“Ｌｏ”から“Ｈｉ”へ移行している。このデ
コード信号は、次段のスイッチ回路２０でＰｎ−２＝Ｄ
ｎ−２として選択されてＦ．Ｆ．３０のＤ入力端子に入
力され、ＣＬＫの１周期分遅延されてカウント“８”か
ら“９”の期間に非反転出力端子にＤＥＶＯＵＴが出力
される。このＤＥＶＯＵＴ信号で前記カウンタ１５がリ
セットされるのでデコード信号Ｄｎ−２（＝Ｐｎ−２）
がカウント“８”の時点で“Ｈｉ”から“Ｌｏ”に戻さ
れ、カウント“９”までＱ１、Ｑ２、Ｑ３、（Ｑ４）は
“Ｌｏ”固定となる。したがってＤＥＶＯＵＴ信号はＣ
ＬＫの９周期毎に出力され、９分の１分周動作となって
いる。 【０００４】図４、図５に示した従来例は、ｎ＝２ｍ−
１、ｍ＝５、ｎ＝９（９分の１分周）であり、ｎ―２＝
７より、Ｑ１（“１”）＋Ｑ２（“２”）＋Ｑ３
（“４”）＝７をデコーダ（２５）でデコードしてい
る。 【０００５】 【発明が解決しようとする課題】ところが、従来の分周
回路の分周出力ＤＥＶＯＵＴは、“Ｈｉ”期間と“Ｌ
ｏ”期間が異なり、Ｄｕｔｙ比が５０ではなく、分周比
を変えながらＳＣＦ方式でのフィルターのチューニング
回路などに用いる場合は、ＣＬＫの周期を２倍にし、Ｄ
ＥＶＯＵＴをさらに２分の１分周する必要があった。し
かもデコーダでのデコード回路において、分周比の選択
数だけのデコード信号を用意しておくことが必要であっ
た。 【０００６】 【課題を解決するための手段】本発明の分周回路は、上
記問題点に鑑みなされたもので、従来の分周回路でのデ
コーダを省き、偶数分周と奇数分周の両方の分周に対
し、ＣＬＫの周期を２倍に上げることなくＤｕｔｙ５０
の分周出力を得ることを可能にしたものである。 【０００７】従来の分周回路におけるカウンタ部をシフ
トレジスタとし、分周比選択信号ＳＥＬで選択された前
記シフトレジスタの各段出力信号を取り込むＦ．Ｆ．の
クロック信号を、前記Ｆ．Ｆ．の出力信号を２分の１分
周して得られるＤＥＶＯＵＴ出力信号自身で反転切り替
えをするという手段を備えている。 【０００８】すなわち、本発明の分周比可変型奇数分周
回路は、シフトレジスタと、スイッチ部と、Ｄ−Ｆ．
Ｆ．と、２分の１分周器と、クロック反転用排他的論理
回路（ＥＸ−ＯＲ）ゲートと、切り替えＳＷとを備え、
複数のＦ．Ｆ．からなる前記シフトレジスタは、初段の
Ｆ．Ｆ．の入力端子が接地されるとともに各段のＦ．
Ｆ．のクロック入力端子はクロック信号ＣＬＫが入力さ
れる分周回路のクロック入力端子に接続され、前記スイ
ッチ部は、前記シフレジスタの各段出力信号の１つを、
分周比選択信号入力端子に入力される信号により選択
し、前記Ｄ−Ｆ．Ｆ．は、Ｄ入力端子が前記スイッチ部
の出力端子に接続されるとともに、非反転出力端子は、
前記シフトレジスタの初段のＦ．Ｆ．のセット入力端子
および次段以降のＦ．Ｆ．のリセット入力端子に接続さ
れ、かつ反転出力端子は、前記２分の１分周器のクロッ
ク入力端子に接続され、前記２分の１分周器は、非反転
出力端子が奇数分周信号出力端子に接続されるととも
に、前記切り替えＳＷを介して、前記クロック反転用Ｅ
Ｘ−ＯＲゲートの一方の入力端子に接続され、前記ＥＸ
−ＯＲゲートは、他方の入力端子が前記クロック信号入
力端子に接続されるとともに、出力端子が前記Ｄ−Ｆ．
Ｆ．のクロック入力端子に接続されていることを特徴と
するものである。 【０００９】上記本発明の構成によれば、シフトレジス
タの各段出力のうち同一の信号がＳＥＬ信号により選択
されている状態で、前記Ｆ．Ｆ．のクロック信号反転切
り替えを停止するだけで偶数分周動作が可能になり、反
転切り替えを行えば奇数分周動作が可能になる。 【００１０】 【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 【００１１】図１は、本発明の一実施の形態に係る奇数
分周回路の構成を示したもので、シフトレジスタ１０
と、スイッチ部２０と、Ｄ−Ｆ．Ｆ．３０と、２分の１
分周器４０と、クロック反転用ＥＸ−ＯＲゲート５０
と、切り替えＳＷ６０とを備えている。クロック信号Ｃ
ＬＫが入力されるクロック入力端子１は、初段のＦ．
Ｆ．の入力端子がＶＳＳに接続されるシフトレジスタ１
０の各段Ｆ．Ｆ．のクロック入力端子に接続され、シフ
レジスタの各段出力信号の１つを、分周比選択信号入力
端子３に入力されるＳＥＬ信号によりスイッチ部２０に
おいて選択する。スイッチ部２０の出力端子は、非反転
出力がシフトレジスタ１０のリセット入力端子に入力さ
れるＤ−Ｆ．Ｆ．３０のＤ入力端子に接続され、Ｄ−
Ｆ．Ｆ．３０の反転出力端子は、非反転出力端子がＤＥ
ＶＯＵＴ出力端子２に接続される２分の１分周器４０の
クロック入力端子に接続されている。 【００１２】２分の１分周器４０の非反転出力信号ＤＥ
ＶＯＵＴは、切り替えＳＷ６０を介してクロック反転用
ＥＸ−ＯＲゲート５０の一方の入力端子に接続され、Ｅ
Ｘ−ＯＲゲート５０は、他方の入力端子がＣＬＫ信号入
力端子１に接続されるとともに、出力端子はＤ−Ｆ．
Ｆ．３０のクロック入力端子に接続されている。なお、
Ｄ−Ｆ．Ｆ．３０の非反転出力端子は、シフトレジスタ
１０の初段のみリセットではなくセット入力端子に接続
されている。 【００１３】このように構成された本実施の形態におけ
る動作を図２、図３を用いて９分の１分周動作で説明す
る。シフトレジスタ１０が初段のみセット、初段以外が
リセットの解除がされてから、ＣＬＫが３発入力された
タイミングでシフトレジスタ１０を構成するＦ．Ｆ．１
４の出力Ｓｍ−２（＝Ｓ３）が“Ｌｏ”から“Ｈｉ”に
移行し、ＳＥＬ信号によりスイッチ部でＳ３信号が選択
されてＤ−Ｆ．Ｆ．３０で取りこまれるが、ＤＥＶＯＵ
Ｔ信号の“Ｈｉ／Ｌｏ”によりＤ−Ｆ．Ｆ．３０のクロ
ック入力端子にはシフトレジスタのクロックであるＣＬ
Ｋと同一信号か、その反転信号が入力されるので、取り
込みタイミングが一回おきに異なる。ＤＥＶＯＵＴが
“Ｈｉ”でＤ−Ｆ．Ｆ．のＤ入力に信号ｐの“Ｈｉ”が
到来するとＥＸ−ＯＲゲート５０はＣＬＫと同一信号を
Ｄ−Ｆ．Ｆ．３０のクロック信号として供給するのでＤ
−Ｆ．Ｆ．３０の非反転出力信号ｑは信号ｐの“Ｈｉ”
になるタイミングからＣＬＫの１周期後に“Ｈｉ”に移
行し、シフトレジスタの初段をセット、初段以外をリセ
ットするので信号ｐは“Ｈｉ”から“Ｌｏ”に戻され、
さらにＣＬＫの１周期後に信号ｑも“Ｈｉ”から“Ｌ
ｏ”に復帰する。この信号ｑの“Ｈｉ”から“Ｌｏ”へ
の復帰タイミングを２分の１分周器４０で分周して分周
出力端子２にＤＥＶＯＵＴとして出力している。したが
って９分の１分周出力ＤＥＶＯＵＴは信号ｑの立ち下が
りタイミングで“Ｈｉ”／“Ｌｏ”が切り替わるのでＥ
Ｘ−ＯＲゲート５０の出力すなわちＤ−Ｆ．Ｆ．３０の
クロック信号が反転させられるが、Ｄ−Ｆ．Ｆ．３０は
信号ｐの“Ｌｏ”を取り込んだ後のアクティブでないク
ロックエッジの変化なので何ら問題とならない。 【００１４】次にＤＥＶＯＵＴが“Ｌｏ”でＤ−Ｆ．
Ｆ．３０のＤ入力に信号ｐの“Ｈｉ”が到来するとＥＸ
−ＯＲゲート５０はＣＬＫの反転信号をＤ−Ｆ．Ｆ．３
０のクロック信号として供給するのでＤ−Ｆ．Ｆ．３０
の非反転出力信号ｑは信号ｐの“Ｈｉ”になるタイミン
グからＣＬＫの２分の１周期後に“Ｈｉ”に移行し、シ
フトレジスタの初段をセット、初段以外をリセットする
ので信号ｐはＣＬＫの半周期で“Ｈｉ”から“Ｌｏ”に
戻され、さらにＣＬＫの１周期後に信号ｑも“Ｈｉ”か
ら“Ｌｏ”に復帰する。この信号ｑの“Ｈｉ”から“Ｌ
ｏ”への復帰タイミングを２分の１分周器４０で分周し
て分周出力端子２にＤＥＶＯＵＴとして出力している。
したがって９分の１分周出力ＤＥＶＯＵＴは信号ｑの立
ち下がりタイミングで“Ｈｉ”／“Ｌｏ”が切り替わる
のでＥＸ−ＯＲゲート５０の出力すなわちＤ−Ｆ．Ｆ．
３０のクロック信号が反転させられるが、Ｄ−Ｆ．Ｆ．
３０は信号ｐの“Ｌｏ”を取り込んだ後のアクティブで
ないクロックエッジの変化なので何ら問題とならない。 【００１５】このような動作が繰り返される結果、ＤＥ
ＶＯＵＴは“Ｈｉ”期間がＣＬＫ４．５周期分、“Ｌ
ｏ”期間もＣＬＫ４．５周期分すなわちＤｕｔｙ５０の
９分の１分周出力信号となる。 【００１６】また、切り替えＳＷ６０をＶＤＤ側に接続
することにより、ＥＸ−ＯＲゲート５０の出力は常にＣ
ＬＫと同一信号となり、図３に示すようにＤＥＶＯＵＴ
は“Ｈｉ”期間がＣＬＫ５周期分、“Ｌｏ”期間もＣＬ
Ｋ５周期分の１０分の１分周出力を得ることができる。 【００１７】図１、図２に示した例はｎ＝２ｍ−１、ｍ
＝５、ｎ＝９（９分の１分周）であり、シフトレジスタ
信号Ｓｍ−２（＝Ｓ3）を選択している。 【００１８】 【発明の効果】以上説明したように、本発明の奇数分周
回路によれば、入力クロックを２逓倍することなく、任
意の奇数分周信号をＤｕｔｙ５０で得ることができ、し
かも切り替え信号により偶数分周も得られるので、数種
類の連続した分周比の出力信号が必要なフィルタのチュ
ーニング用基準周波数信号などに利用して最適な素子数
が少なく簡単な構成で実現可能な分周器を提供すること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における奇数分周回路の
構成図 【図２】図１に示す一実施の形態における動作波形図 【図３】図１に示す一実施の形態における別の動作波形
図 【図４】従来例の回路構成図 【図５】従来例の動作波形図 【符号の説明】 １ クロック（ＣＬＫ）入力端子 ２ 奇数分周信号（ＤＥＶＯＵＴ）出力端子 ３ 分周比選択信号（ＳＥＬ）入力端子 １０ シフトレジスタ １１〜１４ シフトレジスタを構成するＦ．Ｆ． ２０ スイッチ部 ３０ Ｄ−Ｆ．Ｆ． ４０ ２分の１分周器 ５０ クロック反転用ＥＸ−ＯＲゲート ６０ 切り替えＳＷ
構成図 【図２】図１に示す一実施の形態における動作波形図 【図３】図１に示す一実施の形態における別の動作波形
図 【図４】従来例の回路構成図 【図５】従来例の動作波形図 【符号の説明】 １ クロック（ＣＬＫ）入力端子 ２ 奇数分周信号（ＤＥＶＯＵＴ）出力端子 ３ 分周比選択信号（ＳＥＬ）入力端子 １０ シフトレジスタ １１〜１４ シフトレジスタを構成するＦ．Ｆ． ２０ スイッチ部 ３０ Ｄ−Ｆ．Ｆ． ４０ ２分の１分周器 ５０ クロック反転用ＥＸ−ＯＲゲート ６０ 切り替えＳＷ
Claims (1)
- 【特許請求の範囲】 【請求項１】 シフトレジスタと、スイッチ部と、Ｄフ
リップフロップと、２分の１分周器と、クロック反転用
排他的論理回路（ＥＸ−ＯＲ）ゲートと、切り替えスイ
ッチとを備え、 複数のフリップフロップからなる前記シフトレジスタ
は、初段のフリップフロップの入力端子が接地されると
ともに各段のフリップフロップのクロック入力端子はク
ロック信号が入力される分周回路のクロック入力端子に
接続され、 前記スイッチ部は、前記シフレジスタの各段出力信号の
１つを、分周比選択信号入力端子に入力される信号によ
り選択し、 前記Ｄフリップフロップは、Ｄ入力端子が前記スイッチ
部の出力端子に接続されるとともに、非反転出力端子
は、前記シフトレジスタの初段のフリップフロップのセ
ット入力端子および次段以降のフリップフロップのリセ
ット入力端子に接続され、かつ反転出力端子は、前記２
分の１分周器のクロック入力端子に接続され、 前記２分の１分周器は、非反転出力端子が奇数分周信号
出力端子に接続されるとともに、前記切り替えスイッチ
を介して、前記クロック反転用排他的論理回路（ＥＸ−
ＯＲ）ゲートの一方の入力端子に接続され、 前記クロック反転用排他的論理回路（ＥＸ−ＯＲ）ゲー
トは、他方の入力端子が前記クロック信号入力端子に接
続されるとともに、出力端子が前記Ｄフリップフロップ
のクロック入力端子に接続されていることを特徴とする
分周比可変型奇数分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373870A JP3901999B2 (ja) | 2001-12-07 | 2001-12-07 | 分周比可変型奇数分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373870A JP3901999B2 (ja) | 2001-12-07 | 2001-12-07 | 分周比可変型奇数分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174359A true JP2003174359A (ja) | 2003-06-20 |
| JP3901999B2 JP3901999B2 (ja) | 2007-04-04 |
Family
ID=19182517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001373870A Expired - Fee Related JP3901999B2 (ja) | 2001-12-07 | 2001-12-07 | 分周比可変型奇数分周回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3901999B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341596A (ja) * | 2004-05-28 | 2005-12-08 | Internatl Business Mach Corp <Ibm> | 対称的な出力を有するプログラマブル周波数分割器 |
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
| US7424087B2 (en) | 2006-01-05 | 2008-09-09 | Samsung Electronics, Co., Ltd. | Clock divider |
| JP2011234352A (ja) * | 2010-04-09 | 2011-11-17 | Semiconductor Energy Lab Co Ltd | 分周回路 |
| US8736317B2 (en) | 2011-06-29 | 2014-05-27 | Samsung Electronics Co., Ltd. | Frequency divider and phase locked loop including the same |
| TWI908563B (zh) * | 2024-12-24 | 2025-12-11 | 大陸商北京集創北方科技股份有限公司 | 奇數分頻電路、電子晶片及資訊處理裝置 |
-
2001
- 2001-12-07 JP JP2001373870A patent/JP3901999B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2005341596A (ja) * | 2004-05-28 | 2005-12-08 | Internatl Business Mach Corp <Ibm> | 対称的な出力を有するプログラマブル周波数分割器 |
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| US7424087B2 (en) | 2006-01-05 | 2008-09-09 | Samsung Electronics, Co., Ltd. | Clock divider |
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| US8736317B2 (en) | 2011-06-29 | 2014-05-27 | Samsung Electronics Co., Ltd. | Frequency divider and phase locked loop including the same |
| TWI908563B (zh) * | 2024-12-24 | 2025-12-11 | 大陸商北京集創北方科技股份有限公司 | 奇數分頻電路、電子晶片及資訊處理裝置 |
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| Publication number | Publication date |
|---|---|
| JP3901999B2 (ja) | 2007-04-04 |
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