JP3901999B2

JP3901999B2 - 分周比可変型奇数分周回路

Info

Publication number: JP3901999B2
Application number: JP2001373870A
Authority: JP
Inventors: 教英衣笠; 仁小林
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-12-07
Filing date: 2001-12-07
Publication date: 2007-04-04
Anticipated expiration: 2021-12-07
Also published as: JP2003174359A

Description

【０００１】
【発明の属する技術分野】
本発明は、フィルタ−回路のチューニングの基準周波数信号に用いて最適な分周比可変型奇数分周回路に関する。
【０００２】
【従来の技術】
従来の奇数分周回路の代表例として、図４に示したような構成が知られている。カウンタ１５と、デコーダ２５と、スイッチ部２０と、Ｆ．Ｆ．３０とを備え、クロック入力端子１に入力されるクロック信号ＣＬＫをカウンタ１５でカウントし、カウンタ１５の各段を構成しているＦ．Ｆ．（フリップフロップ）１６〜１９の非反転出力あるいは反転出力をデコーダ２５でデコードし、スイッチ部２０で、ｎ分の１分周に対しｎ−２のカウント値をデコードしているデコード信号を、分周比選択信号入力端子３に入力される選択信号ＳＥＬによって選択し、クロック入力端子に前記クロック信号ＣＬＫが入力されるＦ．Ｆ．３０のＤ入力端子に入力されるカウント値ｎ−２の選択されたデコード信号を前記ＣＬＫ信号の１周期分遅延させた信号であるＦ．Ｆ．３０の反転あるいは反転出力信号を、分周回路の出力信号ＤＥＶＯＵＴとして出力端子２に出力すると同時に前記カウンタ１５をリセットするというｎ分の１分周回路である。
【０００３】
この回路の動作を図５を用いて説明する。今９分の１分周の動作をさせるとすると、ｎ＝９からデコーダ２５はカウンタ１５がｎ−２＝７をカウントするタイミングをデコードすればよく、カウンタ１５の各段の出力のうちＱ１＝Ｑ２＝Ｑ３＝１でデコード信号Ｄ_ｎ−２を“Ｌｏ”から“Ｈｉ”へ移行している。このデコード信号は、次段のスイッチ回路２０でＰ_ｎ−２＝Ｄ_ｎ−２として選択されてＦ．Ｆ．３０のＤ入力端子に入力され、ＣＬＫの１周期分遅延されてカウント“８”から“９”の期間に非反転出力端子にＤＥＶＯＵＴが出力される。このＤＥＶＯＵＴ信号で前記カウンタ１５がリセットされるのでデコード信号Ｄ_ｎ−２（＝Ｐ_ｎ−２）がカウント“８”の時点で“Ｈｉ”から“Ｌｏ”に戻され、カウント“９”までＱ１、Ｑ２、Ｑ３、（Ｑ４）は“Ｌｏ”固定となる。したがってＤＥＶＯＵＴ信号はＣＬＫの９周期毎に出力され、９分の１分周動作となっている。
【０００４】
図４、図５に示した従来例は、ｎ＝２ｍ−１、ｍ＝５、ｎ＝９（９分の１分周）であり、ｎ―２＝７より、Ｑ１（“１”）＋Ｑ２（“２”）＋Ｑ３（“４”）＝７をデコーダ（２５）でデコードしている。
【０００５】
【発明が解決しようとする課題】
ところが、従来の分周回路の分周出力ＤＥＶＯＵＴは、“Ｈｉ”期間と“Ｌｏ”期間が異なり、Ｄｕｔｙ比が５０ではなく、分周比を変えながらＳＣＦ方式でのフィルターのチューニング回路などに用いる場合は、ＣＬＫの周期を２倍にし、ＤＥＶＯＵＴをさらに２分の１分周する必要があった。しかもデコーダでのデコード回路において、分周比の選択数だけのデコード信号を用意しておくことが必要であった。
【０００６】
【課題を解決するための手段】
本発明の分周回路は、上記問題点に鑑みなされたもので、従来の分周回路でのデコーダを省き、偶数分周と奇数分周の両方の分周に対し、ＣＬＫの周期を２倍に上げることなくＤｕｔｙ５０の分周出力を得ることを可能にしたものである。
【０００７】
従来の分周回路におけるカウンタ部をシフトレジスタとし、分周比選択信号ＳＥＬで選択された前記シフトレジスタの各段出力信号を取り込むＦ．Ｆ．のクロック信号を、前記Ｆ．Ｆ．の出力信号を２分の１分周して得られるＤＥＶＯＵＴ出力信号自身で反転切り替えをするという手段を備えている。
【０００８】
すなわち、本発明の分周比可変型奇数分周回路は、シフトレジスタと、スイッチ部と、Ｄ−Ｆ．Ｆ．と、２分の１分周器と、クロック反転用排他的論理回路（ＥＸ−ＯＲ）ゲートと、切り替えＳＷとを備え、複数のＦ．Ｆ．からなる前記シフトレジスタは、初段のＦ．Ｆ．の入力端子が接地されるとともに各段のＦ．Ｆ．のクロック入力端子はクロック信号ＣＬＫが入力される分周回路のクロック入力端子に接続され、前記スイッチ部は、前記シフレジスタの各段出力信号の１つを、分周比選択信号入力端子に入力される信号により選択し、前記Ｄ−Ｆ．Ｆ．は、Ｄ入力端子が前記スイッチ部の出力端子に接続されるとともに、非反転出力端子は、前記シフトレジスタの初段のＦ．Ｆ．のセット入力端子および次段以降のＦ．Ｆ．のリセット入力端子に接続され、かつ反転出力端子は、前記２分の１分周器のクロック入力端子に接続され、前記２分の１分周器は、非反転出力端子が奇数分周信号出力端子に接続されるとともに、前記切り替えＳＷを介して、前記クロック反転用ＥＸ−ＯＲゲートの一方の入力端子に接続され、前記ＥＸ−ＯＲゲートは、他方の入力端子が前記クロック信号入力端子に接続されるとともに、出力端子が前記Ｄ−Ｆ．Ｆ．のクロック入力端子に接続されていることを特徴とするものである。
【０００９】
上記本発明の構成によれば、シフトレジスタの各段出力のうち同一の信号がＳＥＬ信号により選択されている状態で、前記Ｆ．Ｆ．のクロック信号反転切り替えを停止するだけで偶数分周動作が可能になり、反転切り替えを行えば奇数分周動作が可能になる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明の一実施の形態に係る奇数分周回路の構成を示したもので、シフトレジスタ１０と、スイッチ部２０と、Ｄ−Ｆ．Ｆ．３０と、２分の１分周器４０と、クロック反転用ＥＸ−ＯＲゲート５０と、切り替えＳＷ６０とを備えている。クロック信号ＣＬＫが入力されるクロック入力端子１は、初段のＦ．Ｆ．の入力端子がＶＳＳに接続されるシフトレジスタ１０の各段Ｆ．Ｆ．のクロック入力端子に接続され、シフレジスタの各段出力信号の１つを、分周比選択信号入力端子３に入力されるＳＥＬ信号によりスイッチ部２０において選択する。スイッチ部２０の出力端子は、非反転出力がシフトレジスタ１０のリセット入力端子に入力されるＤ−Ｆ．Ｆ．３０のＤ入力端子に接続され、Ｄ−Ｆ．Ｆ．３０の反転出力端子は、非反転出力端子がＤＥＶＯＵＴ出力端子２に接続される２分の１分周器４０のクロック入力端子に接続されている。
【００１２】
２分の１分周器４０の非反転出力信号ＤＥＶＯＵＴは、切り替えＳＷ６０を介してクロック反転用ＥＸ−ＯＲゲート５０の一方の入力端子に接続され、ＥＸ−ＯＲゲート５０は、他方の入力端子がＣＬＫ信号入力端子１に接続されるとともに、出力端子はＤ−Ｆ．Ｆ．３０のクロック入力端子に接続されている。なお、Ｄ−Ｆ．Ｆ．３０の非反転出力端子は、シフトレジスタ１０の初段のみリセットではなくセット入力端子に接続されている。
【００１３】
このように構成された本実施の形態における動作を図２、図３を用いて９分の１分周動作で説明する。シフトレジスタ１０が初段のみセット、初段以外がリセットの解除がされてから、ＣＬＫが３発入力されたタイミングでシフトレジスタ１０を構成するＦ．Ｆ．１４の出力Ｓ_ｍ−２（＝Ｓ_３）が“Ｌｏ”から“Ｈｉ”に移行し、ＳＥＬ信号によりスイッチ部でＳ_３信号が選択されてＤ−Ｆ．Ｆ．３０で取りこまれるが、ＤＥＶＯＵＴ信号の“Ｈｉ／Ｌｏ”によりＤ−Ｆ．Ｆ．３０のクロック入力端子にはシフトレジスタのクロックであるＣＬＫと同一信号か、その反転信号が入力されるので、取り込みタイミングが一回おきに異なる。ＤＥＶＯＵＴが“Ｈｉ”でＤ−Ｆ．Ｆ．のＤ入力に信号ｐの“Ｈｉ”が到来するとＥＸ−ＯＲゲート５０はＣＬＫと同一信号をＤ−Ｆ．Ｆ．３０のクロック信号として供給するのでＤ−Ｆ．Ｆ．３０の非反転出力信号ｑは信号ｐの“Ｈｉ”になるタイミングからＣＬＫの１周期後に“Ｈｉ”に移行し、シフトレジスタの初段をセット、初段以外をリセットするので信号ｐは“Ｈｉ”から“Ｌｏ”に戻され、さらにＣＬＫの１周期後に信号ｑも“Ｈｉ”から“Ｌｏ”に復帰する。この信号ｑの“Ｈｉ”から“Ｌｏ”への復帰タイミングを２分の１分周器４０で分周して分周出力端子２にＤＥＶＯＵＴとして出力している。したがって９分の１分周出力ＤＥＶＯＵＴは信号ｑの立ち下がりタイミングで“Ｈｉ”／“Ｌｏ”が切り替わるのでＥＸ−ＯＲゲート５０の出力すなわちＤ−Ｆ．Ｆ．３０のクロック信号が反転させられるが、Ｄ−Ｆ．Ｆ．３０は信号ｐの“Ｌｏ”を取り込んだ後のアクティブでないクロックエッジの変化なので何ら問題とならない。
【００１４】
次にＤＥＶＯＵＴが“Ｌｏ”でＤ−Ｆ．Ｆ．３０のＤ入力に信号ｐの“Ｈｉ”が到来するとＥＸ−ＯＲゲート５０はＣＬＫの反転信号をＤ−Ｆ．Ｆ．３０のクロック信号として供給するのでＤ−Ｆ．Ｆ．３０の非反転出力信号ｑは信号ｐの“Ｈｉ”になるタイミングからＣＬＫの２分の１周期後に“Ｈｉ”に移行し、シフトレジスタの初段をセット、初段以外をリセットするので信号ｐはＣＬＫの半周期で“Ｈｉ”から“Ｌｏ”に戻され、さらにＣＬＫの１周期後に信号ｑも“Ｈｉ”から“Ｌｏ”に復帰する。この信号ｑの“Ｈｉ”から“Ｌｏ”への復帰タイミングを２分の１分周器４０で分周して分周出力端子２にＤＥＶＯＵＴとして出力している。したがって９分の１分周出力ＤＥＶＯＵＴは信号ｑの立ち下がりタイミングで“Ｈｉ”／“Ｌｏ”が切り替わるのでＥＸ−ＯＲゲート５０の出力すなわちＤ−Ｆ．Ｆ．３０のクロック信号が反転させられるが、Ｄ−Ｆ．Ｆ．３０は信号ｐの“Ｌｏ”を取り込んだ後のアクティブでないクロックエッジの変化なので何ら問題とならない。
【００１５】
このような動作が繰り返される結果、ＤＥＶＯＵＴは“Ｈｉ”期間がＣＬＫ４．５周期分、“Ｌｏ”期間もＣＬＫ４．５周期分すなわちＤｕｔｙ５０の９分の１分周出力信号となる。
【００１６】
また、切り替えＳＷ６０をＶＤＤ側に接続することにより、ＥＸ−ＯＲゲート５０の出力は常にＣＬＫと同一信号となり、図３に示すようにＤＥＶＯＵＴは“Ｈｉ”期間がＣＬＫ５周期分、“Ｌｏ”期間もＣＬＫ５周期分の１０分の１分周出力を得ることができる。
【００１７】
図１、図２に示した例はｎ＝２ｍ−１、ｍ＝５、ｎ＝９（９分の１分周）であり、シフトレジスタ信号Ｓ_ｍ−２（＝Ｓ₃）を選択している。
【００１８】
【発明の効果】
以上説明したように、本発明の奇数分周回路によれば、入力クロックを２逓倍することなく、任意の奇数分周信号をＤｕｔｙ５０で得ることができ、しかも切り替え信号により偶数分周も得られるので、数種類の連続した分周比の出力信号が必要なフィルタのチューニング用基準周波数信号などに利用して最適な素子数が少なく簡単な構成で実現可能な分周器を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における奇数分周回路の構成図
【図２】図１に示す一実施の形態における動作波形図
【図３】図１に示す一実施の形態における別の動作波形図
【図４】従来例の回路構成図
【図５】従来例の動作波形図
【符号の説明】
１クロック（ＣＬＫ）入力端子
２奇数分周信号（ＤＥＶＯＵＴ）出力端子
３分周比選択信号（ＳＥＬ）入力端子
１０シフトレジスタ
１１〜１４シフトレジスタを構成するＦ．Ｆ．
２０スイッチ部
３０Ｄ−Ｆ．Ｆ．
４０２分の１分周器
５０クロック反転用ＥＸ−ＯＲゲート
６０切り替えＳＷ

Claims

シフトレジスタと、スイッチ部と、Ｄフリップフロップと、２分の１分周器と、クロック反転用排他的論理回路（ＥＸ−ＯＲ）ゲートと、切り替えスイッチとを備え、
複数のフリップフロップからなる前記シフトレジスタは、初段のフリップフロップの入力端子が接地されるとともに各段のフリップフロップのクロック入力端子はクロック信号が入力される分周回路のクロック入力端子に接続され、
前記スイッチ部は、前記シフレジスタの各段出力信号の１つを、分周比選択信号入力端子に入力される信号により選択し、
前記Ｄフリップフロップは、Ｄ入力端子が前記スイッチ部の出力端子に接続されるとともに、非反転出力端子は、前記シフトレジスタの初段のフリップフロップのセット入力端子および次段以降のフリップフロップのリセット入力端子に接続され、かつ反転出力端子は、前記２分の１分周器のクロック入力端子に接続され、
前記２分の１分周器は、非反転出力端子が奇数分周信号出力端子に接続されるとともに、前記切り替えスイッチを介して、前記クロック反転用排他的論理回路（ＥＸ−ＯＲ）ゲートの一方の入力端子に接続され、
前記クロック反転用排他的論理回路（ＥＸ−ＯＲ）ゲートは、他方の入力端子が前記クロック信号入力端子に接続されるとともに、出力端子が前記Ｄフリップフロップのクロック入力端子に接続されていることを特徴とする分周比可変型奇数分周回路。