JPS62111522A - デイジタル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 免１１１１ 技術分野 この発明は、周波数すなわちパルス繰返し数ｆのマスタ
クロック信号から、それより低い周波数（Ｍ／Ｎ）ｆの
少なくとも１つの方形信号を与えるディジタル回路に関
するものであり、Ｍは整数であり、かつＮはＭより大き
くかつ偶数の他の整数である。それは多くのものに応用
される。たとえば、それは、Ｃ−ＭＡＣまたはＤ２−Ｍ
ＡＣパケット規格に従ってＴＶ信号から回復された周波
数ｆのクロック信号をその信号をフィルタリングするこ
とによって処理し、かつ受信器において圧縮されたデー
タおよび音声信号を拡張するのに必要とされる周波数（
２／３）ｆの信号を発生させるために用いられてもよい
。それはまた、周波数「のマスククロックから、互いに
ずらされた連続する行および列をデコードする周波数（
Ｍ／Ｎ）ｒの信号を発生させる、たとえばマトリックス
のメモリから読出ずまたはそれへ書込むのに適する。

先行技術 多数の分周器回路は既に公知である。ぞれらの大部分は
、位相ロックループすなわちＰＬＬを用いる。第１図は
、例として、周波数２ｆ／３を与えかつＣ−ＭＡＣまた
はＤ２−ＭＡＣパケット信号からテレビ受信器によって
回復された２０．２５ＭＨｚのマスタクロックから１３
．５ＭＨ２のクロックを発生させるために用いられるこ
とができる回路を示す。

回復された周波数ｆの信号は、３で割る除算器１０に印
加され、その出力は、位相比較器１２の入力の１つに接
続される。比較器１２によって与えられる誤差信号は、
位相誤差信号を与えるフィルタ１４で低域フィルタリン
グを受ける。誤差信号は、電圧制御発振器（ｖＣ○）１
６に印加される。２で割る除算器１８は、発振器１６か
ら信号を受け、かつ実質的に周波数２ｆ／３の電圧信号
を位相比較器１２に与える。周波数２ｆ／３の出力電圧
は、発振器の出力から取られる。

そのような位相ロックループ回路には欠点がある。それ
はアナログコンポーネントを含み、アナログコンポーネ
ントは、高価であり、ディジタルコンポーネントをさら
に含むＬＳＩ回路に一体化するのが困難であり、ノイズ
および温度変化に敏感である。その欠点は、民生用別器
、たとえばテレビレットで特に重大である。動作範囲は
、はぼ設定値に制限された周波数帯域に限定される。同
期時間は、その間に有効な出力信号がなく、特に高周波
数でかつ動作周波数帯域が広い場合に顕著である。

カスケード式ノリツブフロップを用いるパルス繰返し数
マルチプレクサはまた、当該技術分野において周知であ
る。そのようなマルチブレフナは、アメリカ合衆国特許
第３，２３０，３５３号（グリーン（Ｇ　ｒｅｅｎｅ−
）ほか）で開示されている。それは、意図して入力率よ
り低い率でパルスを与えることには応用不可能である。

１１臥」ｌ この発明の目的は、簡単でかつ完全にディジタルであり
、ならびにＬＳＴに容易に一体化されてもよく、周波数
ｆのマスタクロックより低い周波数（Ｍ／Ｎ）ｆの少な
くとも１つの信号を発生さ辻る分周器回路を提供するこ
とである。この発明のより特定的な目的は、いかなる周
波数でも、回路コンポーネントの固有の速度にのみ依存
する０から最大値まで動作可能である回路を提供するこ
とである。論理コンポーネント間の起こりつる速度差に
対して低感度であり、入力周′波数より低い周波数の分
数周波数（１と異なるＭ）ならびに数個の互いに位相シ
フトされた信号を発生させることができる回路を提供す
ることも意図されている。

この目的のために、環状に配列される偶数Ｎ個の直列の
フリップフロップを備えるディジタル回路が提供され、
各々の７リツプフロツブは、前のフリップフロップから
かつ次のフリップフロップから入力信号を受け、かつク
ロック入力上のマスタクロック信号を受けるように接続
され、偶数の７リツプフロツブは、奇数のフリップフロ
ップと異なるタイプであり、かつマスタクロック周波数
より低い周波数の信号は、前記フリップフロップの少な
くとも１つの出力からとられる。

この発明を、周波数（Ｍ／Ｎ）ｆ　　（ここでＭは１と
具なる整数でありかつＮはＭより大きい）の信号を発生
させることに応用すると、複数のフリップフロップ（各
々は、マスタクロック信号の１／Ｎに等しい衝撃係数を
有する矩形パルス信号を与える）の出力は、複数の７リ
ツプフロツブの出力を組合わせる出力信号を与えるＯＲ
タイプの組合わけ論理に印加される。

この発明は、例として与えられかつ添付の図面を参照す
る特定の実施例の次の説明からよりよく理解されよう。

りましい、１Ｍ例の詳細な説明 第２図に示される回路（その回路は、受けたＴＶ倍信号
らタイムベースを回復する回路であってもよい）は、マ
スタクロックド（によって与えられる周波数ｆのクロッ
ク信号１−１から、周波数２ｆ／３の信号を与えるよう
に意図されている。それは、Ｎ＝６個の直列のフリップ
フロップの逐次システム２０．組合ねゼ論理２２、およ
びフリップフロップを初期設定またはリセットする回路
２４からなるものとみなされてもよい。

６個のカスケード式フリップフロップ２０は、３個の偶
数のフリップフロップＢ。、Ｂ２．Ｂ−１およびその偶
数のフリップフロップと異なるタイプの３個の奇数のフ
リップフロップＢ、ＩＢａ＋８５を備える。見られるよ
うに、２つの異なるタイプのフリップフロップが交互に
なっていることによって、論理層の数は、組合わせ論理
を与える記憶点を形成するのに必要とされる数まで減じ
られてもよく、かつマスタクロック信号ト１の論理的な
補数Ｈを発生させる必要がなく、したがって、回路は簡
略化され、半導体チップ上で必要とされる領域が減じら
れ、パワー消費が減じられ、がっ速度が増加される。

様々なフリップフロップの構成が用いられてもよい。第
３図および第４図に示される構成および接続は、エンリ
ッチメントおよびデーリージョンタイプのＮＭＯＳトラ
ンジスタ回路で用いるのに特に適する。第３図を参照す
ると、偶数のフリップフロップＢ２１１および対応する
接続が図解され、２ｎは０．２または４である。第４図
は、奇数のフリップフロップＢ２ｎ＋であり、２ｏ＋、
は１゜３または５である。すべての場合、入力および出
力で指し示されるものは、モジュロ６と考えられなけれ
ばならない。

フリップフロップはすべて、２個ずつ直列関係で接続さ
れる４個のトランジスタから形成されるｎ−ＭＯＳコア
を有し、２個はゲート−ドレインの交差結合である。特
定の７リツプフロツブのＱおよびＱは、２つの直列接続
のトランジスタ間の接続からとられる。

第３図を参照すると、偶数のフリップフロップＢ２１１
のＱ２．、は、直列回路Ｔ３−ＴＩの１個からと 晋られる。その直列配列の第１すなわち上流１−ランジ
スタ２８は、次のフリップフロップのＱ出力によって、
すなわち出力Ｑ　２　ｎ＋＋　ｃ６＞ユ、：）６）によ
って、トランジスタ２６を介して制御される。他の直列
配列もまた、２個の直列接続のトランジスタＴ４−Ｔ２
からなる。トランジスタＴ４は、クロック信号（入力Ｈ
）によって、かつ前のフリップフロップ（入力Ｘ）の出
力信号Ｑ２ｎ−１によってそれぞれのトランジスタ２８
および３０を介して制御され、各フリップフロップは７
個のトランジスタＴＩ−Ｔ７からなるのが見られる。

奇数のフリップフロップＢＺｎオ、〈第４図）では、制
御信号は、フリップフロップでの交差結合に印加される
。次のフリップフロップのＱｚｎｇ２（Ｌシェｔ）６）
　　出力は、１−ランジスタ３２を介して、そこからフ
リップフロップＢ２゜ヤ、の出力がとられる接合点に対
応する入力Ｙに印加される。フリップフロップのＨおよ
びＸ入力はそれぞれ、クロック信号Ｈおよびフリップフ
ロップＢ２１１のＱ出力を受ける。、ＨおよびＸ　ｆ１
１制御信号は、カスケード式トランジスタ３４および３
６によって、そこからフリップフロップＢ２１．ｌ□の
Ｑ出力がとられる接合点に伝えられる。

より一般的には、真理値表が第５図および第６図にそれ
ぞれ与えられるすべてのタイプのフリップフロップが用
いられてもよい。よりはつぎすさせるために、示される
テーブルは、フリップフロップＢ２およびＢ、に対応す
るが、それらのフリップフロップは、他の偶数および奇
数のフリップフロップに直接置き換えられてもよい。と
いうのは、　　−フリップフロップＢ、では、２ｎ　＋
２＝２，２ｎ　＋１＝１．２ｎ　＝０−フリップフロッ
プＢ２では、 ２　ｎ　　−ト　１−３．　　２ｎ　　　＝２．　　２
ｎ−１＝１フリツプフロツプの初期設定のための回路２
４は、複数のトランジスタ３８を含み、各々のトランジ
スタは、フリップフロップＢ。、・・・、Ｂｓの１個に
割当てられる。各トランジスタ２８は、接地されたソー
スを有する。トランジスタのゲートは、リセット信号■
によって並列に駆動される。フリップフロップＢ。と関
ｉａするトランジスタ３８のドレインは、そのフリップ
フロップのＱ出力に接続される。

回路は、周波数ｆのクロックパルスＨを受けるとき、次
のように動作する。それは、すべての７リツプフロツブ
の状態を「強制する」のに十分な時間、信号■を印加す
ることによってまず論理レベル１に初期設定される。ノ
リツブフロップＢ。

は、状態１、すなわちＱ＝１６よび百−０に強制され、
一方すべての他のフリップフロップは、状態０に強制さ
れる。言い換えると、０以外のすべてのｌ１ｆＩ＋につ
いてＱｉ　＝ＯおよびＱｉ　＝１である。

初期設定が終了した後、方形クロック信号の第１のｔｔ
Ｊ縁（すなわら信号Ｈが第７図の時間ｔ。で０から１に
増加する場合）は、ＱＯを再びＯにかつＱ、を１にセッ
トする。他の出力Ｑ、はＯレベルで留まる。クロック信
号の後縁は、（デユーティサイクルが１／２であると仮
定すると）半ＩｌＩ′Ｉ間Ｔ／２Ｉｔ受けられる。次に
、出力Ｑ、は再び○にセット・され、かつ出力Ｑ２は１
まで上昇する。シーケンスは、次のクロックパルス上で
続き、かつ異なるフリップフロップのＱ出力はシーケン
スで１にセットされかつ半クロツク期間中レベル１に留
まるのが第７図に見られる。２つのタイプの７リツプフ
ロツブが交互になっているため、レベル１への上昇は、
信号Ｈを発生させる必要なく、クロック信号の前縁およ
び後縁上で交互に起こる。

周波数２ｆ／３で信号を得るのが望ましいとぎ、組合わ
せ論理２２は、実際に○Ｒゲートとして動作するＮＡＮ
Ｄゲートからなる。そのゲートは、２個のＮ−ＭＯＳ　
ｌ−ランジスタを有し、それらのトランジスタのゲート
はそれぞれＱ、およびＱ。

出力を受け、かつそれらのトランジスタは互いに直列に
、ならびに他のトランジスタがＰタイプであるかＮタイ
プであるかに依存してＮまたはＰタイプの出力トランジ
スタ３９と接続される。周波数２ｆ／３の信号は、出力
４０（第７図の１４０に現われ、衝撃係数は１／３に等
しい。

他の回路は、他の周波数を与える。第２図を参照すると
、＊＊係数が１／２に等しい周波数ｆ／３の信号が得ら
れてもよく、論理４２はまたＮＡＮＤゲート回路からな
る。ゲート回路４２の３つのカスケード式トランジスタ
のゲートは、それぞれ出力Ｑ、、Ｑ２およびＱ、を受け
る。周波数ｆ／３の信号は、論理の出力４４に現われる
。

第７図のタイミング図を参照すると、信号は、時間が隣
接する矩形信号からなる６個の連続するフリップフロッ
プのＱ出りから冑られ、各々の信号は１／６に等しい＊
＊係数を有し、そのパルスはオーバラップなくシーケン
スで川われるのが見られる。連続する信号は、連続する
アドレスをデコードするために用いられてもよく、アド
レス０次にｎ＋２、それからｎ＋４などは、連続するメ
モリへ書込まれまたはそれから読出されてもよい４した
がって、Ｆ’ｌＦＯメモリ（先入れ先出し）回路は、簡
単に制御されることができる。各々が連）　続するパル
ス間の制御パルスの持続時間に等しい時ｒｇ！１間隔を
有するよう、奇数のフリップフロップのＱ出力のみ用い
れば十分である。したがって、線ごとまたは／および列
ごとに１つの活性なデコード信号のみがあり、かつ誤差
を書込むこと（または読出すこと）が避けられることが
補償される。

【図面の簡単な説明】

第１図は、既に述べたが、位相ロックループを有し、か
つパルス繰返し数ｆを２／３ｆに変化させる先行技術の
パルス繰返し数除算器の一般的な図面である。 第２図は、パルス繰返し数を３／２で割る、この発明の
実施例による分周器回路のブロック図である。 第３図および第４図は、第２図の回路の偶数お、　よび
奇数のフリップフロップの可能な構成を示す機能図であ
る。 第５図および第６図は、それぞれ、第３図および第４図
の偶数および奇数のフリップフロップの真理値表である
。 第７図は、第２図の回路のタイミング図である。 図において、２０はフリップフロップ、２２は組合わせ
論理、２４は初期設定回路、２６．２８゜３０．３２，
３４．３６および３８はトランジスタ、４０および４４
は出力、４２はゲート回路である。

Claims (9)

【特許請求の範囲】
1. （１）入力上で周波数ｆのマスタクロック信号を受け、
   かつより低い周波数（Ｍ／Ｎ）ｆ（ここでＭは整数であ
   りかつＮはＭより大きい偶数の整数である）の矩形出力
   信号を与えるディジタル回路であつて、環状に配列され
   た偶数Ｎ個の直列接続のフリップフロップを備え、各フ
   リップフロップは、前のフリップフロップからかつ次の
   フリップフロップから入力信号を受けかつクロック入力
   上でマスタクロック信号を受けるように接続され、偶数
   のフリップフロップは、奇数のフリップフロップと異な
   るタイプであり、かつマスタクロックの周波数より低い
   周波数の信号は、前記フリップフロップの少なくとも１
   つの出力からとられる、ディジタル回路。
2. （２）周波数（Ｍ／Ｎ）を（ここでＭは１と異なる整数
   である）の出力信号を与え、複数の前記フリップフロッ
   プ（各々は、マスタクロック信号の１／Ｎに等しい衝撃
   係数を有する矩形パルス信号を与える）の出力は、前記
   複数のフリップフロップの出力を組合わせる出力信号を
   与えるＯＲタイプの組合わせ論理に印加される、特許請
   求の範囲第１項記載のディジタル回路。
3. （３）周波数２ｆ／３を発生させ、前記直列接続のフリ
   ップフロップは６個のフリップフロップからなり、かつ
   前記組合わせ論理は、ＮＡＮＤゲートを備え、その２つ
   の入力は、ｉおよびｉ＋３（モジュロ６）（ここでｉは
   ０から５の数である）個の前記フリップフロップのうち
   ２個のＱ出力にそれぞれ接続される、特許請求の範囲第
   ２項記載のディジタル回路。
4. （４）マトリックスの行および列をアドレスする複数の
   連続する信号を発生させ、前記信号は、互いにずらされ
   かつオーバラップなく、前記アドレス指定信号は、２個
   から１個の前記フリップフロップの対応する出力上で得
   られる、特許請求の範囲第１項記載のディジタル回路。
5. （５）自己初期設定回路をさらに備え、前記フリップフ
   ロップの１個のＱ出力を１にかつすべての他のフリップ
   フロップのＱ出力を１に同時に強制する、特許請求の範
   囲第１項記載のディジタル回路。
6. （６）すべての前記フリップフロップはトランジスタを
   備え、そのトランジスタのすべてはＮ−ＭＯＳタイプで
   ある、特許請求の範囲第１項記載のディジタル回路。
7. （７）前記フリップフロップの各々は、２組の２個のＮ
   −ＭＯＳトランジスタからなるコアを有し、各組のトラ
   ンジスタは直列関係にあり、かつ結合接続は、各対の第
   １のトランジスタのゲートと他の組の第２のトランジス
   タのドレインとの間に設けられ、偶数のフリップフロッ
   プでは、そこから＠Ｑ＠出力がとられる直列接続の第１
   トランジスタは次のフリップフロップの＠Ｑ＠出力から
   の制御接続を有し、一方奇数のフリップフロップでは、
   そこからフリップフロップのＱ出力がとられる接合点は
   次のフリップフロップのＱ出力を受ける、特許請求の範
   囲第６項記載のディジタル回路。
8. （８）各偶数のフリップフロップでは、そこからＱ出力
   がとられる直列接続の第１のトランジスタは、マスタク
   ロック信号によつてかつ前のフリップフロップのＱ出力
   によつて、それぞれのトランジスタを介して制御される
   、特許請求の範囲第７項記載のディジタル回路。
9. （９）各奇数のフリップフロップでは、フリップフロッ
   プの＠Ｑ＠出力に対応する入力は、クロック信号および
   前のフリップフロップの出力を、カスケード式トランジ
   スタを介して受ける、特許請求の範囲第７項記載のディ
   ジタル回路。