JPH052016B2 - - Google Patents
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- JPH052016B2 JPH052016B2 JP11131386A JP11131386A JPH052016B2 JP H052016 B2 JPH052016 B2 JP H052016B2 JP 11131386 A JP11131386 A JP 11131386A JP 11131386 A JP11131386 A JP 11131386A JP H052016 B2 JPH052016 B2 JP H052016B2
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- output
- circuit
- shift register
- duty
- input pulse
- Prior art date
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- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデユーテイ変換回路に関し、特に入
力パルスを１／（2n＋１）（ｎは自然数）分周し
たパルスのデユーテイを変換する全デジタル式の
デユーテイ変換回路に関するものである。
力パルスを１／（2n＋１）（ｎは自然数）分周し
たパルスのデユーテイを変換する全デジタル式の
デユーテイ変換回路に関するものである。
［従来の技術］
第５図は、従来の、デユーテイが１：１の入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周したパルスを、
デユーテイが１：１のパルスに変換する全デジタ
ル式のデユーテイ変換回路を示す図である。
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周したパルスを、
デユーテイが１：１のパルスに変換する全デジタ
ル式のデユーテイ変換回路を示す図である。
ここではｎ＝１の場合の例について説明する。
第６図はｎ＝１の場合のデユーテイ変換回路の動
作波形図である。図において、入力端子１に第６
図ａのような高レベル期間と低レベル期間との比
が１：１（以後デユーテイが１：１と表記する）
の入力パルスが入力され、この入力パルスａは
１／（2n＋１）分周回路２の入力端子Ｔ１およ
びインバータ３に与えられる。１／（2n＋１）
分周回路２は入力パルスａを1/3分周して、第６
図ｂのようなデユーテイが１：２で入力パルスａ
の正のリーデイングエツジに同期したパルスを出
力端子Ｑ１から出力し、このパルスｂはシフトレ
ジスタ５のデータ端子ＤおよびOR回路６の一方
の入力側に与えられる。インバータ３は入力パル
スａを反転し、このインバータ３出力はシフトレ
ジスタ５のクロツク端子Ｔ２に与えられる。シフ
トレジスタ５は１／（2n＋１）分周回路２出力
を入力パルスａの負のリーデイングエツジに同期
してこの入力パルスａの１クロツク分だけシフト
させ、出力端子Ｑ２から第６図ｅのようなパルス
を出力し、このパルスｅはOR回路６の他方の入
力側に与えられる。OR回路６は１／（2n＋１）
分周回路２出力とシフトレジスタ５出力との論理
積をとつて、第６図ｆのような、周波数が入力パ
ルスａの周波数の1/3でデユーテイが１：１のパ
ルスを出力端子７に出力する。
第６図はｎ＝１の場合のデユーテイ変換回路の動
作波形図である。図において、入力端子１に第６
図ａのような高レベル期間と低レベル期間との比
が１：１（以後デユーテイが１：１と表記する）
の入力パルスが入力され、この入力パルスａは
１／（2n＋１）分周回路２の入力端子Ｔ１およ
びインバータ３に与えられる。１／（2n＋１）
分周回路２は入力パルスａを1/3分周して、第６
図ｂのようなデユーテイが１：２で入力パルスａ
の正のリーデイングエツジに同期したパルスを出
力端子Ｑ１から出力し、このパルスｂはシフトレ
ジスタ５のデータ端子ＤおよびOR回路６の一方
の入力側に与えられる。インバータ３は入力パル
スａを反転し、このインバータ３出力はシフトレ
ジスタ５のクロツク端子Ｔ２に与えられる。シフ
トレジスタ５は１／（2n＋１）分周回路２出力
を入力パルスａの負のリーデイングエツジに同期
してこの入力パルスａの１クロツク分だけシフト
させ、出力端子Ｑ２から第６図ｅのようなパルス
を出力し、このパルスｅはOR回路６の他方の入
力側に与えられる。OR回路６は１／（2n＋１）
分周回路２出力とシフトレジスタ５出力との論理
積をとつて、第６図ｆのような、周波数が入力パ
ルスａの周波数の1/3でデユーテイが１：１のパ
ルスを出力端子７に出力する。
［発明が解決しようとする問題点］
従来のデユーテイ変換回路は以上のように構成
されているので、シフトレジスタ５は少なくとも
入力パルスａの１周期の半分の期間以内にデータ
のセツトアツプを完了することが必要で、仮にシ
フトレジスタ５の前段に入力パルスａのリーデイ
ングエツジでトリガされるシフトレジスタを設
け、これで１／（2n＋１）分周回路２出力を受
けたとしても、このシフトレジスタの遅延時間と
シフトレジスタ５のセツトアツプ時間が必要で、
入力パルスａの周波数が高い場合デユーテイ変換
回路が誤動作するなどの問題点があつた。
されているので、シフトレジスタ５は少なくとも
入力パルスａの１周期の半分の期間以内にデータ
のセツトアツプを完了することが必要で、仮にシ
フトレジスタ５の前段に入力パルスａのリーデイ
ングエツジでトリガされるシフトレジスタを設
け、これで１／（2n＋１）分周回路２出力を受
けたとしても、このシフトレジスタの遅延時間と
シフトレジスタ５のセツトアツプ時間が必要で、
入力パルスａの周波数が高い場合デユーテイ変換
回路が誤動作するなどの問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、高い周波数でデユーテイが
１：１の入力パルスを周波数が１／（2n＋１）
でデユーテイがｎ：（ｎ＋１）のパルスに分周し
たパルスを、誤動作を起こすことなくデユーテイ
が１：１のパルスに変換できるデユーテイ変換回
路を得ることを目的とする。
になされたもので、高い周波数でデユーテイが
１：１の入力パルスを周波数が１／（2n＋１）
でデユーテイがｎ：（ｎ＋１）のパルスに分周し
たパルスを、誤動作を起こすことなくデユーテイ
が１：１のパルスに変換できるデユーテイ変換回
路を得ることを目的とする。
［問題点を解決するための手段］
この発明に係るデユーテイ変換回路は、１／
（2n＋１）分周回路により、デユーテイが１：１
の入力パルスを周波数が１／（2n＋１）でデユ
ーテイがｎ：（ｎ＋１）のパルスに分周し、イン
バータにより入力パルスを反転し、AND回路に
より、１／（2n＋１）分周回路出力とインバー
タ出力との論理積をとり、シフトレジスタによ
り、１／（2n＋１）分周回路出力を入力パルス
の正のリーデイングエツジに同期してこの入力パ
ルスの１周期の期間だけシフトさせ、かつAND
回路出力をこのシフトレジスタのセツトまたはリ
セツト端子に入力するようにしたものである。
（2n＋１）分周回路により、デユーテイが１：１
の入力パルスを周波数が１／（2n＋１）でデユ
ーテイがｎ：（ｎ＋１）のパルスに分周し、イン
バータにより入力パルスを反転し、AND回路に
より、１／（2n＋１）分周回路出力とインバー
タ出力との論理積をとり、シフトレジスタによ
り、１／（2n＋１）分周回路出力を入力パルス
の正のリーデイングエツジに同期してこの入力パ
ルスの１周期の期間だけシフトさせ、かつAND
回路出力をこのシフトレジスタのセツトまたはリ
セツト端子に入力するようにしたものである。
［作用］
この発明においては、１／（2n＋１）分周回
路出力をシフトレジスタのデータ端子Ｄに入力し
て、この出力を入力パルスの正のリーデイングエ
ツジに同期してこの入力パルスの１周期の期間だ
けシフトさせ、かつ１／（2n＋１）分周回路出
力と入力パルスを反転したパルスとの論理積をシ
フトレジスタのセツトまたはリセツト端子に入力
して、シフトレジスタのセツトまたはリセツトを
行なう。このため、シフトレジスタのセツトまた
はリセツトに対して、１／（2n＋１）分周回路
における遅延量はこの入力パルスの１周期の半分
の期間だけ許容される。
路出力をシフトレジスタのデータ端子Ｄに入力し
て、この出力を入力パルスの正のリーデイングエ
ツジに同期してこの入力パルスの１周期の期間だ
けシフトさせ、かつ１／（2n＋１）分周回路出
力と入力パルスを反転したパルスとの論理積をシ
フトレジスタのセツトまたはリセツト端子に入力
して、シフトレジスタのセツトまたはリセツトを
行なう。このため、シフトレジスタのセツトまた
はリセツトに対して、１／（2n＋１）分周回路
における遅延量はこの入力パルスの１周期の半分
の期間だけ許容される。
［実施例］
以下、この発明の実施例を図について説明す
る。
る。
第１図は、この発明の一実施例であるデユーテ
イ変換回路を示す図であり、第２図はこの回路の
動作波形図である。図において、入力端子１に第
２図ａのようなデユーテイが１：１の入力パルス
が入力され、この入力パルスａは1/3分周回路２
０の入力端子Ｔ１、インバータ３およびシフトレ
ジスタ５のクロツク端子Ｔ２に与えられる。1/3
分周回路２０は入力パルスａを1/3分周して、第
２図ｂのようなデユーテイが１：２で入力パルス
ａの正のリーデイングエツジに同期したパルスを
出力端子Ｑ１から出力し、このパルスｂはシフト
レジスタ５のデータ端子ＤおよびOR回路４の一
方の入力側に与えられる。一方、入力パルスａは
インバータ３で反転され、このインバータ３出力
はAND回路４の他方の入力側に与えられる。
AND回路４は1/3分周回路２０出力とインバータ
３出力との論理積をとり、第２図ｃのようなパル
スを出力し、このパルスｃはシフトレジスタ５の
セツト端子Ｓに与えられる。シフトレジスタ５は
１／３分周回路２０出力を入力パルスａの正のリー
デイングエツジに同期してこの入力パルスａの１
周期の期間だけシフトさせるが、このときシフト
レジスタ５のセツト端子ＳにはAND回路４出力
が与えられているので、シフトレジスタ５の出力
端子Ｑ２から第２図ｄのような、周波数が入力パ
ルスａの周波数の1/3でデユーテイが１：１のパ
ルスが出力端子７に出力される。
イ変換回路を示す図であり、第２図はこの回路の
動作波形図である。図において、入力端子１に第
２図ａのようなデユーテイが１：１の入力パルス
が入力され、この入力パルスａは1/3分周回路２
０の入力端子Ｔ１、インバータ３およびシフトレ
ジスタ５のクロツク端子Ｔ２に与えられる。1/3
分周回路２０は入力パルスａを1/3分周して、第
２図ｂのようなデユーテイが１：２で入力パルス
ａの正のリーデイングエツジに同期したパルスを
出力端子Ｑ１から出力し、このパルスｂはシフト
レジスタ５のデータ端子ＤおよびOR回路４の一
方の入力側に与えられる。一方、入力パルスａは
インバータ３で反転され、このインバータ３出力
はAND回路４の他方の入力側に与えられる。
AND回路４は1/3分周回路２０出力とインバータ
３出力との論理積をとり、第２図ｃのようなパル
スを出力し、このパルスｃはシフトレジスタ５の
セツト端子Ｓに与えられる。シフトレジスタ５は
１／３分周回路２０出力を入力パルスａの正のリー
デイングエツジに同期してこの入力パルスａの１
周期の期間だけシフトさせるが、このときシフト
レジスタ５のセツト端子ＳにはAND回路４出力
が与えられているので、シフトレジスタ５の出力
端子Ｑ２から第２図ｄのような、周波数が入力パ
ルスａの周波数の1/3でデユーテイが１：１のパ
ルスが出力端子７に出力される。
ここで、シフトレジスタ５のセツト端子Ｓに与
えられるパルスｃと、シフトレジスタ５のクロツ
ク端子Ｔ２に与えられる入力パルスａとの間では
時刻ｔ３においてレースが生じるが、この場合セ
ツト解除タイミングと入力パルスａの正のリーデ
イングエツジのタイミングとが前後逆になつても
シフトレジスタ５出力はＨレベルでありノイズは
生じない。また、1/3分周回路２０における遅延
量が大きくなつてパルスｂの高レベル期間が（t1
−t3）から（t2−t4）まで遅れた場合、時刻ｔ４
においてハザードが発生するが、この場合もシフ
トレジスタ５の保持データに変化はなく、パルス
ｄにおいて誤動作を生じることはない。
えられるパルスｃと、シフトレジスタ５のクロツ
ク端子Ｔ２に与えられる入力パルスａとの間では
時刻ｔ３においてレースが生じるが、この場合セ
ツト解除タイミングと入力パルスａの正のリーデ
イングエツジのタイミングとが前後逆になつても
シフトレジスタ５出力はＨレベルでありノイズは
生じない。また、1/3分周回路２０における遅延
量が大きくなつてパルスｂの高レベル期間が（t1
−t3）から（t2−t4）まで遅れた場合、時刻ｔ４
においてハザードが発生するが、この場合もシフ
トレジスタ５の保持データに変化はなく、パルス
ｄにおいて誤動作を生じることはない。
第３図は、この発明の他の実施例であるデユー
テイ変換回路を示す図であり、第４図はこの回路
の動作波形図である。第１図のデユーテイ変換回
路ではシフトレジスタ５をセツト端子Ｓによりコ
ントロールしたが、この実施例ではシフトレジス
タ５′をリセツト端子Ｒによりコントロールして
いる。入力端子１に第４図ａのようなデユーテイ
が１：１の入力パルスが入力され、この入力パル
スａは1/3分周回路２０の入力端子Ｔ１、インバ
ータ３およびシフトレジスタ５′のクロツク端子
Ｔ２に与えられる。1/3分周回路２０は入力パル
スａを1/3分周して、第２図ｂのような、デユー
テイが１：２で入力パルスａの正のリーデイング
エツジに同期したパルスを出力端子Ｑ１から出力
し、また第２図ｇのような、デユーテイが２：１
で入力パルスａの正のリーデイングエツジに同期
したパルスを出力端子１から出力する。そして
パルスｂはAND回路４の一方の入力側に与えら
れ、パルスｇはシフトレジスタ５′のデータ端子
Ｄに与えられる。一方、入力パルスａはインバー
タ３で反転され、このインバータ３出力はAND
回路４の他方の入力側に与えられる。AND回路
４はパルスｂとインバータ３出力との論理積をと
り、第４図ｃのようなパルスを出力し、このパル
スｃはシフトレジスタ５′のリセツト端子Ｒに与
えられる。シフトレジスタ５′はパルスｇを入力
パルスａの正のリーデイングエツジに同期してこ
の入力パルスａの１周期の期間だけシフトさせる
が、このときシフトレジスタ５′のリセツト端子
ＲにはAND回路４出力が与えられているので、
シフトレジスタ５′の出力端子Ｑ２から第４図ｉ
のような、周波数が入力パルスａの周波数の1/3
でデユーテイが１：１のパルスが出力端子７に出
力される。
テイ変換回路を示す図であり、第４図はこの回路
の動作波形図である。第１図のデユーテイ変換回
路ではシフトレジスタ５をセツト端子Ｓによりコ
ントロールしたが、この実施例ではシフトレジス
タ５′をリセツト端子Ｒによりコントロールして
いる。入力端子１に第４図ａのようなデユーテイ
が１：１の入力パルスが入力され、この入力パル
スａは1/3分周回路２０の入力端子Ｔ１、インバ
ータ３およびシフトレジスタ５′のクロツク端子
Ｔ２に与えられる。1/3分周回路２０は入力パル
スａを1/3分周して、第２図ｂのような、デユー
テイが１：２で入力パルスａの正のリーデイング
エツジに同期したパルスを出力端子Ｑ１から出力
し、また第２図ｇのような、デユーテイが２：１
で入力パルスａの正のリーデイングエツジに同期
したパルスを出力端子１から出力する。そして
パルスｂはAND回路４の一方の入力側に与えら
れ、パルスｇはシフトレジスタ５′のデータ端子
Ｄに与えられる。一方、入力パルスａはインバー
タ３で反転され、このインバータ３出力はAND
回路４の他方の入力側に与えられる。AND回路
４はパルスｂとインバータ３出力との論理積をと
り、第４図ｃのようなパルスを出力し、このパル
スｃはシフトレジスタ５′のリセツト端子Ｒに与
えられる。シフトレジスタ５′はパルスｇを入力
パルスａの正のリーデイングエツジに同期してこ
の入力パルスａの１周期の期間だけシフトさせる
が、このときシフトレジスタ５′のリセツト端子
ＲにはAND回路４出力が与えられているので、
シフトレジスタ５′の出力端子Ｑ２から第４図ｉ
のような、周波数が入力パルスａの周波数の1/3
でデユーテイが１：１のパルスが出力端子７に出
力される。
なお、上記実施例では、分周回路として1/3分
周回路を用いる場合について示したが、この1/3
分周回路の代わりに１／（2n＋１）（このなお書
ではｎ＝１を除く）分周回路を用いてもよく、こ
の場合には、デユーテイが１：１の入力パルスを
周波数が１／（2n＋１）でデユーテイがｎ：（ｎ
＋１）に分周したパルスを、デユーテイが１：１
のパルスに変換することができる。
周回路を用いる場合について示したが、この1/3
分周回路の代わりに１／（2n＋１）（このなお書
ではｎ＝１を除く）分周回路を用いてもよく、こ
の場合には、デユーテイが１：１の入力パルスを
周波数が１／（2n＋１）でデユーテイがｎ：（ｎ
＋１）に分周したパルスを、デユーテイが１：１
のパルスに変換することができる。
また、上記実施例では、シフトレジスタやゲー
トは高レベル動作型のものについて示したが、シ
フトレジスタやゲートは低レベル動作型のもので
もよく、この場合論理が正しくなるように反転素
子などを加えたものでもよい。
トは高レベル動作型のものについて示したが、シ
フトレジスタやゲートは低レベル動作型のもので
もよく、この場合論理が正しくなるように反転素
子などを加えたものでもよい。
また、上記実施例では、1/3分周回路２０の正
転出力やその反転出力をそのままシフトレジスタ
５や５′に与える場合について示したが、1/3分周
回路２０における遅延量が大きい場合には、この
遅延を補正するように、1/3分周回路２０の後段
に、入力パルスａのリーデイングエツジに同期し
てこの1/3分周回路２０出力をシフトさせる別の
シフトレジスタを１段設けてもよく、この場合の
遅延はシフトレジスタ５や５′の１個分のみを考
慮すればよい。
転出力やその反転出力をそのままシフトレジスタ
５や５′に与える場合について示したが、1/3分周
回路２０における遅延量が大きい場合には、この
遅延を補正するように、1/3分周回路２０の後段
に、入力パルスａのリーデイングエツジに同期し
てこの1/3分周回路２０出力をシフトさせる別の
シフトレジスタを１段設けてもよく、この場合の
遅延はシフトレジスタ５や５′の１個分のみを考
慮すればよい。
［発明の効果］
以上のようにこの発明によれば、１／（2n＋
１）分周回路により、デユーテイが１：１の入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周し、インバータ
により入力パルスを反転し、AND回路により、
１／（2n＋１）分周回路出力とインバータ出力
との論理積をとり、シフトレジスタにより、１／
（2n＋１）分周回路出力を、入力パルスの正のリ
ーデイングエツジに同期してこの入力パルスの１
周期の期間だけシフトさせ、かつAND回路出力
によりこのシフトレジスタのセツトまたはリセツ
トを行なうようにしたので、シフトレジスタのセ
ツトまたはリセツトに対して、１／（2n＋１）
分周回路における遅延量を入力パルスの１周期の
半分の期間まで許容でき、デユーテイ１：１の入
力パルスの周波数が高い場合において、この入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周したパルスを、
誤動作を起こすことなくデユーテイが１：１のパ
ルスに変換することができる。
１）分周回路により、デユーテイが１：１の入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周し、インバータ
により入力パルスを反転し、AND回路により、
１／（2n＋１）分周回路出力とインバータ出力
との論理積をとり、シフトレジスタにより、１／
（2n＋１）分周回路出力を、入力パルスの正のリ
ーデイングエツジに同期してこの入力パルスの１
周期の期間だけシフトさせ、かつAND回路出力
によりこのシフトレジスタのセツトまたはリセツ
トを行なうようにしたので、シフトレジスタのセ
ツトまたはリセツトに対して、１／（2n＋１）
分周回路における遅延量を入力パルスの１周期の
半分の期間まで許容でき、デユーテイ１：１の入
力パルスの周波数が高い場合において、この入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周したパルスを、
誤動作を起こすことなくデユーテイが１：１のパ
ルスに変換することができる。
第１図は、この発明の一実施例であるデユーテ
イ変換回路を示す図である。第２図は、第１図の
回路（ｎ＝１の場合）の動作波形図である。第３
図は、この発明の他の実施例であるデユーテイ変
換回路を示す図である。第４図は、第３図の回路
の動作波形図である。第５図は、従来の全デジタ
ル式のデユーテイ変換回路を示す図である。第６
図は、第５図の回路の動作波形図である。 図において、２は１／（2n＋１）分周回路、
２０は1/3分周回路、３はインバータ、４はAND
回路、５，５′はシフトレジスタ、６はOR回路
である。なお、各図中同一符号は同一または相当
部分を示す。
イ変換回路を示す図である。第２図は、第１図の
回路（ｎ＝１の場合）の動作波形図である。第３
図は、この発明の他の実施例であるデユーテイ変
換回路を示す図である。第４図は、第３図の回路
の動作波形図である。第５図は、従来の全デジタ
ル式のデユーテイ変換回路を示す図である。第６
図は、第５図の回路の動作波形図である。 図において、２は１／（2n＋１）分周回路、
２０は1/3分周回路、３はインバータ、４はAND
回路、５，５′はシフトレジスタ、６はOR回路
である。なお、各図中同一符号は同一または相当
部分を示す。
Claims (1)
- 【特許請求の範囲】 １ デユーテイが１：１の入力パルスを、周波数
が１／（2n＋１）（ｎは自然数）でデユーテイが
ｎ：（ｎ＋１）のパルスに分周する１／（2n＋
１）分周回路と、 前記入力パルスを反転するインバータと、 前記１／（2n＋１）分周出力と前記インバー
タ出力との論理積をとるAND回路と、 前記AND回路出力をセツトまたはリセツト入
力に持ち、前記１／（2n＋１）分周回路出力を、
前記入力パルスの正のリーデイングエツジに同期
して該入力パルスの１周期の期間だけシフトさせ
るシフトレジスタとを備えたデユーテイ変換回
路。 ２ 前記AND回路は、前記１／（2n＋１）分周
回路の正転出力と前記インバータ出力との論理積
をとり、該AND回路出力は前記シフトレジスタ
のセツト端子に与えられ、 前記１／（2n＋１）分周回路の正転出力は前
記シフトレジスタのデータ端子に与えられる特許
請求の範囲第１項記載のデユーテイ変換回路。 ３ 前記AND回路は、前記１／（2n＋１）分周
回路の正転出力と前記インバータ出力との論理積
をとり、該AND回路出力は前記シフトレジスタ
のリセツト端子に与えられ、 前記１／（2n＋１）分周回路の反転出力は前
記シフトレジスタのデータ端子に与えられる特許
請求の範囲第１項記載のデユーテイ変換回路。 ４ さらに、前記１／（2n＋１）分周回路の後
段に、該１／（2n＋１）分周回路出力の前記入
力パルスの正のリーデイングエツジに対する遅延
を補正するよう、該１／（2n＋１）分周回路出
力をシフトさせる別のシフトレジスタを備えた特
許請求の範囲第３項または第４項記載のデユーテ
イ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131386A JPS62265815A (ja) | 1986-05-13 | 1986-05-13 | デユ−テイ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131386A JPS62265815A (ja) | 1986-05-13 | 1986-05-13 | デユ−テイ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62265815A JPS62265815A (ja) | 1987-11-18 |
| JPH052016B2 true JPH052016B2 (ja) | 1993-01-11 |
Family
ID=14558056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131386A Granted JPS62265815A (ja) | 1986-05-13 | 1986-05-13 | デユ−テイ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265815A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0523632U (ja) * | 1991-09-04 | 1993-03-26 | 沖電気工業株式会社 | ３分の１分周回路 |
| JP2005223829A (ja) | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 分数分周回路及びこれを用いたデータ伝送装置 |
| US6961403B1 (en) * | 2004-05-28 | 2005-11-01 | International Business Machines Corporation | Programmable frequency divider with symmetrical output |
| JP4724506B2 (ja) * | 2005-09-09 | 2011-07-13 | パナソニック株式会社 | 整数分周回路 |
-
1986
- 1986-05-13 JP JP11131386A patent/JPS62265815A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62265815A (ja) | 1987-11-18 |
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