JPH052016B2 - - Google Patents
Info
- Publication number
- JPH052016B2 JPH052016B2 JP11131386A JP11131386A JPH052016B2 JP H052016 B2 JPH052016 B2 JP H052016B2 JP 11131386 A JP11131386 A JP 11131386A JP 11131386 A JP11131386 A JP 11131386A JP H052016 B2 JPH052016 B2 JP H052016B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- shift register
- duty
- input pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明はデユーテイ変換回路に関し、特に入
力パルスを1/(2n+1)(nは自然数)分周し
たパルスのデユーテイを変換する全デジタル式の
デユーテイ変換回路に関するものである。
力パルスを1/(2n+1)(nは自然数)分周し
たパルスのデユーテイを変換する全デジタル式の
デユーテイ変換回路に関するものである。
[従来の技術]
第5図は、従来の、デユーテイが1:1の入力
パルスを周波数が1/(2n+1)でデユーテイ
がn:(n+1)のパルスに分周したパルスを、
デユーテイが1:1のパルスに変換する全デジタ
ル式のデユーテイ変換回路を示す図である。
パルスを周波数が1/(2n+1)でデユーテイ
がn:(n+1)のパルスに分周したパルスを、
デユーテイが1:1のパルスに変換する全デジタ
ル式のデユーテイ変換回路を示す図である。
ここではn=1の場合の例について説明する。
第6図はn=1の場合のデユーテイ変換回路の動
作波形図である。図において、入力端子1に第6
図aのような高レベル期間と低レベル期間との比
が1:1(以後デユーテイが1:1と表記する)
の入力パルスが入力され、この入力パルスaは
1/(2n+1)分周回路2の入力端子T1およ
びインバータ3に与えられる。1/(2n+1)
分周回路2は入力パルスaを1/3分周して、第6
図bのようなデユーテイが1:2で入力パルスa
の正のリーデイングエツジに同期したパルスを出
力端子Q1から出力し、このパルスbはシフトレ
ジスタ5のデータ端子DおよびOR回路6の一方
の入力側に与えられる。インバータ3は入力パル
スaを反転し、このインバータ3出力はシフトレ
ジスタ5のクロツク端子T2に与えられる。シフ
トレジスタ5は1/(2n+1)分周回路2出力
を入力パルスaの負のリーデイングエツジに同期
してこの入力パルスaの1クロツク分だけシフト
させ、出力端子Q2から第6図eのようなパルス
を出力し、このパルスeはOR回路6の他方の入
力側に与えられる。OR回路6は1/(2n+1)
分周回路2出力とシフトレジスタ5出力との論理
積をとつて、第6図fのような、周波数が入力パ
ルスaの周波数の1/3でデユーテイが1:1のパ
ルスを出力端子7に出力する。
第6図はn=1の場合のデユーテイ変換回路の動
作波形図である。図において、入力端子1に第6
図aのような高レベル期間と低レベル期間との比
が1:1(以後デユーテイが1:1と表記する)
の入力パルスが入力され、この入力パルスaは
1/(2n+1)分周回路2の入力端子T1およ
びインバータ3に与えられる。1/(2n+1)
分周回路2は入力パルスaを1/3分周して、第6
図bのようなデユーテイが1:2で入力パルスa
の正のリーデイングエツジに同期したパルスを出
力端子Q1から出力し、このパルスbはシフトレ
ジスタ5のデータ端子DおよびOR回路6の一方
の入力側に与えられる。インバータ3は入力パル
スaを反転し、このインバータ3出力はシフトレ
ジスタ5のクロツク端子T2に与えられる。シフ
トレジスタ5は1/(2n+1)分周回路2出力
を入力パルスaの負のリーデイングエツジに同期
してこの入力パルスaの1クロツク分だけシフト
させ、出力端子Q2から第6図eのようなパルス
を出力し、このパルスeはOR回路6の他方の入
力側に与えられる。OR回路6は1/(2n+1)
分周回路2出力とシフトレジスタ5出力との論理
積をとつて、第6図fのような、周波数が入力パ
ルスaの周波数の1/3でデユーテイが1:1のパ
ルスを出力端子7に出力する。
[発明が解決しようとする問題点]
従来のデユーテイ変換回路は以上のように構成
されているので、シフトレジスタ5は少なくとも
入力パルスaの1周期の半分の期間以内にデータ
のセツトアツプを完了することが必要で、仮にシ
フトレジスタ5の前段に入力パルスaのリーデイ
ングエツジでトリガされるシフトレジスタを設
け、これで1/(2n+1)分周回路2出力を受
けたとしても、このシフトレジスタの遅延時間と
シフトレジスタ5のセツトアツプ時間が必要で、
入力パルスaの周波数が高い場合デユーテイ変換
回路が誤動作するなどの問題点があつた。
されているので、シフトレジスタ5は少なくとも
入力パルスaの1周期の半分の期間以内にデータ
のセツトアツプを完了することが必要で、仮にシ
フトレジスタ5の前段に入力パルスaのリーデイ
ングエツジでトリガされるシフトレジスタを設
け、これで1/(2n+1)分周回路2出力を受
けたとしても、このシフトレジスタの遅延時間と
シフトレジスタ5のセツトアツプ時間が必要で、
入力パルスaの周波数が高い場合デユーテイ変換
回路が誤動作するなどの問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、高い周波数でデユーテイが
1:1の入力パルスを周波数が1/(2n+1)
でデユーテイがn:(n+1)のパルスに分周し
たパルスを、誤動作を起こすことなくデユーテイ
が1:1のパルスに変換できるデユーテイ変換回
路を得ることを目的とする。
になされたもので、高い周波数でデユーテイが
1:1の入力パルスを周波数が1/(2n+1)
でデユーテイがn:(n+1)のパルスに分周し
たパルスを、誤動作を起こすことなくデユーテイ
が1:1のパルスに変換できるデユーテイ変換回
路を得ることを目的とする。
[問題点を解決するための手段]
この発明に係るデユーテイ変換回路は、1/
(2n+1)分周回路により、デユーテイが1:1
の入力パルスを周波数が1/(2n+1)でデユ
ーテイがn:(n+1)のパルスに分周し、イン
バータにより入力パルスを反転し、AND回路に
より、1/(2n+1)分周回路出力とインバー
タ出力との論理積をとり、シフトレジスタによ
り、1/(2n+1)分周回路出力を入力パルス
の正のリーデイングエツジに同期してこの入力パ
ルスの1周期の期間だけシフトさせ、かつAND
回路出力をこのシフトレジスタのセツトまたはリ
セツト端子に入力するようにしたものである。
(2n+1)分周回路により、デユーテイが1:1
の入力パルスを周波数が1/(2n+1)でデユ
ーテイがn:(n+1)のパルスに分周し、イン
バータにより入力パルスを反転し、AND回路に
より、1/(2n+1)分周回路出力とインバー
タ出力との論理積をとり、シフトレジスタによ
り、1/(2n+1)分周回路出力を入力パルス
の正のリーデイングエツジに同期してこの入力パ
ルスの1周期の期間だけシフトさせ、かつAND
回路出力をこのシフトレジスタのセツトまたはリ
セツト端子に入力するようにしたものである。
[作用]
この発明においては、1/(2n+1)分周回
路出力をシフトレジスタのデータ端子Dに入力し
て、この出力を入力パルスの正のリーデイングエ
ツジに同期してこの入力パルスの1周期の期間だ
けシフトさせ、かつ1/(2n+1)分周回路出
力と入力パルスを反転したパルスとの論理積をシ
フトレジスタのセツトまたはリセツト端子に入力
して、シフトレジスタのセツトまたはリセツトを
行なう。このため、シフトレジスタのセツトまた
はリセツトに対して、1/(2n+1)分周回路
における遅延量はこの入力パルスの1周期の半分
の期間だけ許容される。
路出力をシフトレジスタのデータ端子Dに入力し
て、この出力を入力パルスの正のリーデイングエ
ツジに同期してこの入力パルスの1周期の期間だ
けシフトさせ、かつ1/(2n+1)分周回路出
力と入力パルスを反転したパルスとの論理積をシ
フトレジスタのセツトまたはリセツト端子に入力
して、シフトレジスタのセツトまたはリセツトを
行なう。このため、シフトレジスタのセツトまた
はリセツトに対して、1/(2n+1)分周回路
における遅延量はこの入力パルスの1周期の半分
の期間だけ許容される。
[実施例]
以下、この発明の実施例を図について説明す
る。
る。
第1図は、この発明の一実施例であるデユーテ
イ変換回路を示す図であり、第2図はこの回路の
動作波形図である。図において、入力端子1に第
2図aのようなデユーテイが1:1の入力パルス
が入力され、この入力パルスaは1/3分周回路2
0の入力端子T1、インバータ3およびシフトレ
ジスタ5のクロツク端子T2に与えられる。1/3
分周回路20は入力パルスaを1/3分周して、第
2図bのようなデユーテイが1:2で入力パルス
aの正のリーデイングエツジに同期したパルスを
出力端子Q1から出力し、このパルスbはシフト
レジスタ5のデータ端子DおよびOR回路4の一
方の入力側に与えられる。一方、入力パルスaは
インバータ3で反転され、このインバータ3出力
はAND回路4の他方の入力側に与えられる。
AND回路4は1/3分周回路20出力とインバータ
3出力との論理積をとり、第2図cのようなパル
スを出力し、このパルスcはシフトレジスタ5の
セツト端子Sに与えられる。シフトレジスタ5は
1/3分周回路20出力を入力パルスaの正のリー
デイングエツジに同期してこの入力パルスaの1
周期の期間だけシフトさせるが、このときシフト
レジスタ5のセツト端子SにはAND回路4出力
が与えられているので、シフトレジスタ5の出力
端子Q2から第2図dのような、周波数が入力パ
ルスaの周波数の1/3でデユーテイが1:1のパ
ルスが出力端子7に出力される。
イ変換回路を示す図であり、第2図はこの回路の
動作波形図である。図において、入力端子1に第
2図aのようなデユーテイが1:1の入力パルス
が入力され、この入力パルスaは1/3分周回路2
0の入力端子T1、インバータ3およびシフトレ
ジスタ5のクロツク端子T2に与えられる。1/3
分周回路20は入力パルスaを1/3分周して、第
2図bのようなデユーテイが1:2で入力パルス
aの正のリーデイングエツジに同期したパルスを
出力端子Q1から出力し、このパルスbはシフト
レジスタ5のデータ端子DおよびOR回路4の一
方の入力側に与えられる。一方、入力パルスaは
インバータ3で反転され、このインバータ3出力
はAND回路4の他方の入力側に与えられる。
AND回路4は1/3分周回路20出力とインバータ
3出力との論理積をとり、第2図cのようなパル
スを出力し、このパルスcはシフトレジスタ5の
セツト端子Sに与えられる。シフトレジスタ5は
1/3分周回路20出力を入力パルスaの正のリー
デイングエツジに同期してこの入力パルスaの1
周期の期間だけシフトさせるが、このときシフト
レジスタ5のセツト端子SにはAND回路4出力
が与えられているので、シフトレジスタ5の出力
端子Q2から第2図dのような、周波数が入力パ
ルスaの周波数の1/3でデユーテイが1:1のパ
ルスが出力端子7に出力される。
ここで、シフトレジスタ5のセツト端子Sに与
えられるパルスcと、シフトレジスタ5のクロツ
ク端子T2に与えられる入力パルスaとの間では
時刻t3においてレースが生じるが、この場合セ
ツト解除タイミングと入力パルスaの正のリーデ
イングエツジのタイミングとが前後逆になつても
シフトレジスタ5出力はHレベルでありノイズは
生じない。また、1/3分周回路20における遅延
量が大きくなつてパルスbの高レベル期間が(t1
−t3)から(t2−t4)まで遅れた場合、時刻t4
においてハザードが発生するが、この場合もシフ
トレジスタ5の保持データに変化はなく、パルス
dにおいて誤動作を生じることはない。
えられるパルスcと、シフトレジスタ5のクロツ
ク端子T2に与えられる入力パルスaとの間では
時刻t3においてレースが生じるが、この場合セ
ツト解除タイミングと入力パルスaの正のリーデ
イングエツジのタイミングとが前後逆になつても
シフトレジスタ5出力はHレベルでありノイズは
生じない。また、1/3分周回路20における遅延
量が大きくなつてパルスbの高レベル期間が(t1
−t3)から(t2−t4)まで遅れた場合、時刻t4
においてハザードが発生するが、この場合もシフ
トレジスタ5の保持データに変化はなく、パルス
dにおいて誤動作を生じることはない。
第3図は、この発明の他の実施例であるデユー
テイ変換回路を示す図であり、第4図はこの回路
の動作波形図である。第1図のデユーテイ変換回
路ではシフトレジスタ5をセツト端子Sによりコ
ントロールしたが、この実施例ではシフトレジス
タ5′をリセツト端子Rによりコントロールして
いる。入力端子1に第4図aのようなデユーテイ
が1:1の入力パルスが入力され、この入力パル
スaは1/3分周回路20の入力端子T1、インバ
ータ3およびシフトレジスタ5′のクロツク端子
T2に与えられる。1/3分周回路20は入力パル
スaを1/3分周して、第2図bのような、デユー
テイが1:2で入力パルスaの正のリーデイング
エツジに同期したパルスを出力端子Q1から出力
し、また第2図gのような、デユーテイが2:1
で入力パルスaの正のリーデイングエツジに同期
したパルスを出力端子1から出力する。そして
パルスbはAND回路4の一方の入力側に与えら
れ、パルスgはシフトレジスタ5′のデータ端子
Dに与えられる。一方、入力パルスaはインバー
タ3で反転され、このインバータ3出力はAND
回路4の他方の入力側に与えられる。AND回路
4はパルスbとインバータ3出力との論理積をと
り、第4図cのようなパルスを出力し、このパル
スcはシフトレジスタ5′のリセツト端子Rに与
えられる。シフトレジスタ5′はパルスgを入力
パルスaの正のリーデイングエツジに同期してこ
の入力パルスaの1周期の期間だけシフトさせる
が、このときシフトレジスタ5′のリセツト端子
RにはAND回路4出力が与えられているので、
シフトレジスタ5′の出力端子Q2から第4図i
のような、周波数が入力パルスaの周波数の1/3
でデユーテイが1:1のパルスが出力端子7に出
力される。
テイ変換回路を示す図であり、第4図はこの回路
の動作波形図である。第1図のデユーテイ変換回
路ではシフトレジスタ5をセツト端子Sによりコ
ントロールしたが、この実施例ではシフトレジス
タ5′をリセツト端子Rによりコントロールして
いる。入力端子1に第4図aのようなデユーテイ
が1:1の入力パルスが入力され、この入力パル
スaは1/3分周回路20の入力端子T1、インバ
ータ3およびシフトレジスタ5′のクロツク端子
T2に与えられる。1/3分周回路20は入力パル
スaを1/3分周して、第2図bのような、デユー
テイが1:2で入力パルスaの正のリーデイング
エツジに同期したパルスを出力端子Q1から出力
し、また第2図gのような、デユーテイが2:1
で入力パルスaの正のリーデイングエツジに同期
したパルスを出力端子1から出力する。そして
パルスbはAND回路4の一方の入力側に与えら
れ、パルスgはシフトレジスタ5′のデータ端子
Dに与えられる。一方、入力パルスaはインバー
タ3で反転され、このインバータ3出力はAND
回路4の他方の入力側に与えられる。AND回路
4はパルスbとインバータ3出力との論理積をと
り、第4図cのようなパルスを出力し、このパル
スcはシフトレジスタ5′のリセツト端子Rに与
えられる。シフトレジスタ5′はパルスgを入力
パルスaの正のリーデイングエツジに同期してこ
の入力パルスaの1周期の期間だけシフトさせる
が、このときシフトレジスタ5′のリセツト端子
RにはAND回路4出力が与えられているので、
シフトレジスタ5′の出力端子Q2から第4図i
のような、周波数が入力パルスaの周波数の1/3
でデユーテイが1:1のパルスが出力端子7に出
力される。
なお、上記実施例では、分周回路として1/3分
周回路を用いる場合について示したが、この1/3
分周回路の代わりに1/(2n+1)(このなお書
ではn=1を除く)分周回路を用いてもよく、こ
の場合には、デユーテイが1:1の入力パルスを
周波数が1/(2n+1)でデユーテイがn:(n
+1)に分周したパルスを、デユーテイが1:1
のパルスに変換することができる。
周回路を用いる場合について示したが、この1/3
分周回路の代わりに1/(2n+1)(このなお書
ではn=1を除く)分周回路を用いてもよく、こ
の場合には、デユーテイが1:1の入力パルスを
周波数が1/(2n+1)でデユーテイがn:(n
+1)に分周したパルスを、デユーテイが1:1
のパルスに変換することができる。
また、上記実施例では、シフトレジスタやゲー
トは高レベル動作型のものについて示したが、シ
フトレジスタやゲートは低レベル動作型のもので
もよく、この場合論理が正しくなるように反転素
子などを加えたものでもよい。
トは高レベル動作型のものについて示したが、シ
フトレジスタやゲートは低レベル動作型のもので
もよく、この場合論理が正しくなるように反転素
子などを加えたものでもよい。
また、上記実施例では、1/3分周回路20の正
転出力やその反転出力をそのままシフトレジスタ
5や5′に与える場合について示したが、1/3分周
回路20における遅延量が大きい場合には、この
遅延を補正するように、1/3分周回路20の後段
に、入力パルスaのリーデイングエツジに同期し
てこの1/3分周回路20出力をシフトさせる別の
シフトレジスタを1段設けてもよく、この場合の
遅延はシフトレジスタ5や5′の1個分のみを考
慮すればよい。
転出力やその反転出力をそのままシフトレジスタ
5や5′に与える場合について示したが、1/3分周
回路20における遅延量が大きい場合には、この
遅延を補正するように、1/3分周回路20の後段
に、入力パルスaのリーデイングエツジに同期し
てこの1/3分周回路20出力をシフトさせる別の
シフトレジスタを1段設けてもよく、この場合の
遅延はシフトレジスタ5や5′の1個分のみを考
慮すればよい。
[発明の効果]
以上のようにこの発明によれば、1/(2n+
1)分周回路により、デユーテイが1:1の入力
パルスを周波数が1/(2n+1)でデユーテイ
がn:(n+1)のパルスに分周し、インバータ
により入力パルスを反転し、AND回路により、
1/(2n+1)分周回路出力とインバータ出力
との論理積をとり、シフトレジスタにより、1/
(2n+1)分周回路出力を、入力パルスの正のリ
ーデイングエツジに同期してこの入力パルスの1
周期の期間だけシフトさせ、かつAND回路出力
によりこのシフトレジスタのセツトまたはリセツ
トを行なうようにしたので、シフトレジスタのセ
ツトまたはリセツトに対して、1/(2n+1)
分周回路における遅延量を入力パルスの1周期の
半分の期間まで許容でき、デユーテイ1:1の入
力パルスの周波数が高い場合において、この入力
パルスを周波数が1/(2n+1)でデユーテイ
がn:(n+1)のパルスに分周したパルスを、
誤動作を起こすことなくデユーテイが1:1のパ
ルスに変換することができる。
1)分周回路により、デユーテイが1:1の入力
パルスを周波数が1/(2n+1)でデユーテイ
がn:(n+1)のパルスに分周し、インバータ
により入力パルスを反転し、AND回路により、
1/(2n+1)分周回路出力とインバータ出力
との論理積をとり、シフトレジスタにより、1/
(2n+1)分周回路出力を、入力パルスの正のリ
ーデイングエツジに同期してこの入力パルスの1
周期の期間だけシフトさせ、かつAND回路出力
によりこのシフトレジスタのセツトまたはリセツ
トを行なうようにしたので、シフトレジスタのセ
ツトまたはリセツトに対して、1/(2n+1)
分周回路における遅延量を入力パルスの1周期の
半分の期間まで許容でき、デユーテイ1:1の入
力パルスの周波数が高い場合において、この入力
パルスを周波数が1/(2n+1)でデユーテイ
がn:(n+1)のパルスに分周したパルスを、
誤動作を起こすことなくデユーテイが1:1のパ
ルスに変換することができる。
第1図は、この発明の一実施例であるデユーテ
イ変換回路を示す図である。第2図は、第1図の
回路(n=1の場合)の動作波形図である。第3
図は、この発明の他の実施例であるデユーテイ変
換回路を示す図である。第4図は、第3図の回路
の動作波形図である。第5図は、従来の全デジタ
ル式のデユーテイ変換回路を示す図である。第6
図は、第5図の回路の動作波形図である。 図において、2は1/(2n+1)分周回路、
20は1/3分周回路、3はインバータ、4はAND
回路、5,5′はシフトレジスタ、6はOR回路
である。なお、各図中同一符号は同一または相当
部分を示す。
イ変換回路を示す図である。第2図は、第1図の
回路(n=1の場合)の動作波形図である。第3
図は、この発明の他の実施例であるデユーテイ変
換回路を示す図である。第4図は、第3図の回路
の動作波形図である。第5図は、従来の全デジタ
ル式のデユーテイ変換回路を示す図である。第6
図は、第5図の回路の動作波形図である。 図において、2は1/(2n+1)分周回路、
20は1/3分周回路、3はインバータ、4はAND
回路、5,5′はシフトレジスタ、6はOR回路
である。なお、各図中同一符号は同一または相当
部分を示す。
Claims (1)
- 【特許請求の範囲】 1 デユーテイが1:1の入力パルスを、周波数
が1/(2n+1)(nは自然数)でデユーテイが
n:(n+1)のパルスに分周する1/(2n+
1)分周回路と、 前記入力パルスを反転するインバータと、 前記1/(2n+1)分周出力と前記インバー
タ出力との論理積をとるAND回路と、 前記AND回路出力をセツトまたはリセツト入
力に持ち、前記1/(2n+1)分周回路出力を、
前記入力パルスの正のリーデイングエツジに同期
して該入力パルスの1周期の期間だけシフトさせ
るシフトレジスタとを備えたデユーテイ変換回
路。 2 前記AND回路は、前記1/(2n+1)分周
回路の正転出力と前記インバータ出力との論理積
をとり、該AND回路出力は前記シフトレジスタ
のセツト端子に与えられ、 前記1/(2n+1)分周回路の正転出力は前
記シフトレジスタのデータ端子に与えられる特許
請求の範囲第1項記載のデユーテイ変換回路。 3 前記AND回路は、前記1/(2n+1)分周
回路の正転出力と前記インバータ出力との論理積
をとり、該AND回路出力は前記シフトレジスタ
のリセツト端子に与えられ、 前記1/(2n+1)分周回路の反転出力は前
記シフトレジスタのデータ端子に与えられる特許
請求の範囲第1項記載のデユーテイ変換回路。 4 さらに、前記1/(2n+1)分周回路の後
段に、該1/(2n+1)分周回路出力の前記入
力パルスの正のリーデイングエツジに対する遅延
を補正するよう、該1/(2n+1)分周回路出
力をシフトさせる別のシフトレジスタを備えた特
許請求の範囲第3項または第4項記載のデユーテ
イ変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11131386A JPS62265815A (ja) | 1986-05-13 | 1986-05-13 | デユ−テイ変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11131386A JPS62265815A (ja) | 1986-05-13 | 1986-05-13 | デユ−テイ変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62265815A JPS62265815A (ja) | 1987-11-18 |
JPH052016B2 true JPH052016B2 (ja) | 1993-01-11 |
Family
ID=14558056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11131386A Granted JPS62265815A (ja) | 1986-05-13 | 1986-05-13 | デユ−テイ変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62265815A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0523632U (ja) * | 1991-09-04 | 1993-03-26 | 沖電気工業株式会社 | 3分の1分周回路 |
JP2005223829A (ja) | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 分数分周回路及びこれを用いたデータ伝送装置 |
US6961403B1 (en) * | 2004-05-28 | 2005-11-01 | International Business Machines Corporation | Programmable frequency divider with symmetrical output |
JP4724506B2 (ja) * | 2005-09-09 | 2011-07-13 | パナソニック株式会社 | 整数分周回路 |
-
1986
- 1986-05-13 JP JP11131386A patent/JPS62265815A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS62265815A (ja) | 1987-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62245814A (ja) | パルス回路 | |
JPH052016B2 (ja) | ||
JP2547723B2 (ja) | 分周回路 | |
KR980006918A (ko) | 50% 듀티 사이클 데이타 발생기(50% Duty Cycle Data Generator) | |
JPH0429248B2 (ja) | ||
JPH0336812A (ja) | 同期回路 | |
JPS61230427A (ja) | 2/(2n+1)分周回路 | |
JPH043129B2 (ja) | ||
JPH04186913A (ja) | エッジ検出回路 | |
JPS6252501B2 (ja) | ||
JP2606550B2 (ja) | 位相比較回路 | |
JP2543108B2 (ja) | 同期パルス発生装置 | |
KR0115033Y1 (ko) | 이중 펄스폭 변조회로 | |
JPS6359017A (ja) | パルス発生回路 | |
JPH0137886B2 (ja) | ||
JPH03204251A (ja) | クロック同期回路 | |
JPH04373311A (ja) | 7分周回路 | |
JPH0437215A (ja) | 微分パルス作成回路 | |
JPH02135921A (ja) | 分周器 | |
JPH04140912A (ja) | 論理回路 | |
JPH03153118A (ja) | 入力回路 | |
JPH03106124A (ja) | 3分周回路 | |
JPS6313195A (ja) | 高速メモリ装置 | |
JPS643093B2 (ja) | ||
JPS59191927A (ja) | 同期回路 |