KR0115033Y1 - 이중 펄스폭 변조회로 - Google Patents

Abstract

본 고안은 이중 펄스폭 변조회로에 관한 것으로, 하나의 카운터로 동작하므로 소자의 수감소로 인한 집적도의 향상과 배선이 유리하며 두 개의 카운터를 사용하는 것에 비해 딜레이(delay)가 생기지 않는 이중 펄스폭 변조회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 고안의 이중 펄스 폭 변조회로는 m과 n비트신호를 각각 인가하는 m과 n비트레지스트와, 클럭신호를 인가하는 n비트카운터와, 상기 m 비트레지스트와 n 비트카운터의 신호를 비교 출력하는 m비트비교기와, 상기 n비트 레지스트와 n비트카운터의 신호를 비교 출력하는 n 비트비교기와, 상기 m 비트비교기의 출력을 입력으로 하는 T 플립플롭과, 상기 n 비트카운터와 n 비트비교기의 출력을 입력으로하는 RS플립플롭과, 상기 T 플립플롭과 RS 플립플롭의 출력을 앤드시키는 앤드게이트로 이루어진다.

Description

이중 펄스폭 변조회로

제1도는 종래의 펄스폭 변조회로도

제2도는 본 고안의 이중 펄스폭 변조회로도

제3 도는 본 고안의 파형흐름도

* 도면의 주요부분에 대한 부호의 설명

11 : m 비트레지스트 12 : m 비트비교기

13 : n 비트 카운터 14 : n 비트비교기

15 : n 비트 레지스트 16 : T 플립플롭

17 : RS 플립플롭 18 : AND 게이트

본 고안은 펄스폭 변조(Pulse Width Modulation)회로에 관한 것으로 집적도의 향상과 배선이 용이하고 신호의 딜레이(delay)기 없으며 적당하도록 한 이중 펄스폭 벼노회로에 관한 것이다.

첨부된 제1도를 참조하여 종래의 이중 펄스폭 변조에 대해 설명하면 다음과 같다.

제1도는 종래의 펄스폭 변조회로도를 나타내었다.

도시된 바와같이 종래의 펄스폭 변조회로는 n 비트신호(B,B')가 인가되는 n 비트 레지스트(1, 5)와 제1, 2클럭신호(A,A')가 인가되는 n 비트카운터(3, 7)와, 상기 n 비트레지스트(1, 5)와 n 비트카운터(3, 7)의 신호를 비교 출력하는 n 비트비교기(2, 6)와 상기 n 비트비교기(2, 6)의 출력값과 n 비트카운터(3,7)의 신호를 입력으로하는 제1, 2 RS 플립플롭(flip-flop)(4, 8)과, 상기 제1, 2 RS 플립플롭의 출력을 앤드(AND)하여 변조된 펄스신호(c)를 출력하는 앤드 게이트(And gate)(9)로 구성된다.

상기 구성에 따른 동작설명은 다음과 같다.

우선, 초기에 n 비트 카운터(3, 7)가 제1, 2 RS 플립플롭(4, 8)을 초기에 세팅하고 제1, 2 클럭신호(A, A')에 의해 카운트-업(counter-up)하다가 n 비트 레지스트(1, 5)에 입력된 n 비트신호(B,B')와 비교하여 두신호(A와 B 또는 A'와 B')가 동일한 경우 제1, 2 RS 플립플롭(4, 8)은 각각으로 세팅괸 값의 반대값을 세팅한다.

그리고 상기 제1, 2RS플립플롭(4, 8)은 세팅된 값과 상기 n비트카운터(3, 7)의 출력값을 입력으로 하고, 얻어진 각각의 출력값은 앤드게이트(And gate)(9)에 의해 AND되어 원하는 변조된 펄스신호(c)를 얻게된다.

그러나 종래의 이중 펄스폭 변조회로는 똑같은 2개의 회로를 앤드시킴으로 용량이 확대되고 두개의 카운터값을 비교하기에 신호의 딜레이(delay)가 발생하는 문제점이 있었다.

본 고안은 상기 문제점을 해결하기 위하여 안출한 것으로 두개의 카운터를 하나로 대체하고 두개의 RS플립플롭을 T플립플롭과 RS플립플롭으로 대신하여 소자의 수를 줄여 집적도 향상과 배선이 유리하며 신호의 딜레이가 생기지 않는 이중 펄스폭 변조회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 고안의 이중 펄스폭 변조회로는 m과 n비트신호를 각각 인가하는 m과 n비트레지스트와, 클럭신호를 인가하는 n비트카운터와, 상기 m비트레지스트와 n비트 카운터의 신호를 비교 출력하는 m비트카운터와, 상기 n비트레지스트와 n비트 카운터의 신호를 비교 출력하는 n비트비교기와, 상기 m비트비교기의 출력을 입력으로 하는 T플립플롭과, 상기 n비트카운터와 n비트비교기의 출력을 입력으로 하는 RS 플립플롭과, 상기 T플립플롭과 RS 플립플롭의 출력을 앤드시키는 앤드게이트로 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 고안의 이중 펄스폭 변조회로를 설명하면 다음과 같다.

제2도는 본 고안의 이중 펄스폭 변조회로도를 나타내었다.

도시된 바와같이, 본 고안의 펄스폭 변조회로는 m과 n비트신호(A, B)가 각각 인가되는 m과 n비트레지스트(11, 15)와 클럭신호(c)가 인가되는 n비트카운터(13)와, 상기 m비트레지스터(11)와 n비트 카운터(13)의 신호를 비교 출력하는 m비트비교기(12)와, 상기 n비트레지스터(15)와 n비트카운터(13)의 신호를 비교 출력하는 n비트비교기(14)와, 상기 m비트비교기(12)의 출력을 입력으로 하는 T플립플롭(16)과, 상기 n비트카운터(13)와 n비트비교기(14)의 출력을 입력으로 하는 RS 플립플롭(17)과 상기 T플립플롭(16)의 출력(i)RS 플립플롭(17)의 출력(j)을 앤드(AND)하여 변조된 펄스신호(D)를 출력하는 앤드 게이트(AND gate)(18)로 구성된다.

상기 구성에 따른 동작설명은 다음과 같다.

우선 클럭신호(c)에 의해 n비트카운터(13)과 카운트-업을 시작하여 n비트카운터(13)의 출력시작점에 RS 플립플롭(17)은 1로 세팅된다.

그리고 상기 카운터값은 m과 n비트비교기(12, 14)에서 계속적으로 비교되어, 두종류의 펄스를 생성한다.

그래서, 하나의 펄스는 T플립플롭(16)에 인가되고 또 다른 펄스는 n비트카운터(13)의 출력값과 함께 RS 플립플롭(17)에 인가됨으로써 각각 얻어진 출력값(i, j)은 앤드 게이트(AND gate)(19)에 의해 AND되어 원하는 변조된 펄스신호(D)를 얻는다.

이어서, 상술한 본 고안의 이중 펄스폭 변조회로의 각 부 파형을 제3도를 통해 설명하면 다음과 같다.

제3도는 본 고안의 파형 흐름도로써 도시된 바와같이 T플립플롭(16)의 출력을 나타낸 i와 RS플립플롭(17)의 출력을 나타낸 j와 상기 i와 j를 앤드함으로써 얻어지는 D를 나타내었다.

이때, D는 변조된 펄스신호이다.

상기 변조된 펄스신호(D)의 주기 k와 1은 m비트신호(A)에 의해 결정되며, 주기 k와 1을 합친 0주기마다 T플립플롭(16)을 토글(togle)시킨다.

또한 n비트레지스트에 입력된 n비트신호(B)는 주기 m을 결정하며 n비트카운터(3)의 크기와 클럭신호(c)의 주기는 변조된 펄스신호(D)의 주기 n을 결정한다.

이상에서 설명한 본 고안의 이중 펄스폭 변조회로는 제3도에서 설명된 파형 흐름이 종래와 본 고안이 동일하더라도 종래의 두개의 펄스폭 변조회로를 사용하는 것과 비교하여 한개의 카운터로 동작하므로 소자의 수감소로 인한 집적도의 향상과 배선이 유리하며 두개의 카운터를 사용하는 것에 비하여 신호의 딜레이(delay)가 전혀 생기지 않는 효과가 있다.

Claims (1)

1. m과 n비트신호를 각각 인가하는 m과 n비트레지스트와, 클럭신호를 인가하는 n비트카운터와, 상기 m비트레지스트와 n비트카운터의 신호를 비교 출력하는 m비트비교기와 상기 n비트 레지스트와 n비트카운터의 신호를 비교 출력하는 n비트비교기와, 상기 m비트비교기의 출력을 입력으로 하는 T플립플롭과, 상기 n비트카운터와 n비트비교기의 출력을 입력으로 하는 RS플립플롭과, 상기 T플립플롭과 RS 플립플롭의 출력을 앤드시키는 앤드게이트로 이루어짐을 특징으로 하는 이중 펄스폭 변조회로.