JPS61109316A - パタ−ン発生回路 - Google Patents
パタ−ン発生回路Info
- Publication number
- JPS61109316A JPS61109316A JP59230941A JP23094184A JPS61109316A JP S61109316 A JPS61109316 A JP S61109316A JP 59230941 A JP59230941 A JP 59230941A JP 23094184 A JP23094184 A JP 23094184A JP S61109316 A JPS61109316 A JP S61109316A
- Authority
- JP
- Japan
- Prior art keywords
- output
- pattern
- bit
- register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ディジタル論理回路において、任意の論理パ
ターンを高速で発生するパターン発生回路に関するもの
である。
ターンを高速で発生するパターン発生回路に関するもの
である。
任意の論理パターンは、ディジタル論理回路の制御信号
あるいは、データ信号として必要不可欠なものである。
あるいは、データ信号として必要不可欠なものである。
この論理パターンを発生するための、従来のパターン発
生回路を第５図に示す。図において、２進カウンタ１の
出力２を組み合わせ論理回路１１の人力とし、出力６を
得る。出力２はｌビットの論理値ｘｌｓＸ２ｍ ・・・
・・・Ｘ導であり、組み合せ論理回路１１は、このｍ個
の入力Ｘ１゜”１ｍ ・・・・・・ｚｘｎに対して、論
理関数ｙ＝ｆ（ｘｌｘｚ、・・・・・・ｘｍ）ＶＣよっ
て表わせる論理値ｙを出力する。一般に、組み合せ＃Ｍ
理回路１１は記憶回路（ＦＲＯＭ、 ＲｏＭあるいは
１也ＡＭなど）により簡単に実現できる。
生回路を第５図に示す。図において、２進カウンタ１の
出力２を組み合わせ論理回路１１の人力とし、出力６を
得る。出力２はｌビットの論理値ｘｌｓＸ２ｍ ・・・
・・・Ｘ導であり、組み合せ論理回路１１は、このｍ個
の入力Ｘ１゜”１ｍ ・・・・・・ｚｘｎに対して、論
理関数ｙ＝ｆ（ｘｌｘｚ、・・・・・・ｘｍ）ＶＣよっ
て表わせる論理値ｙを出力する。一般に、組み合せ＃Ｍ
理回路１１は記憶回路（ＦＲＯＭ、 ＲｏＭあるいは
１也ＡＭなど）により簡単に実現できる。
いま、第４図において、扉＝３の一理関数の例を第５図
に示す。２進カウンタ１の出力２が０００．１００，０
１０，１１０． ・・・・・・と変化し、これが論理
関数３’ 二ｆ （’ＣＩ １ Ｘ寞ｅ ”１）
の入力（ＸＸ＊ Ｘｓ ＊ Ｘｉ ）となる。従っ
て、出力６として’１１０００１１１’なるパターンが
得られる。
に示す。２進カウンタ１の出力２が０００．１００，０
１０，１１０． ・・・・・・と変化し、これが論理
関数３’ 二ｆ （’ＣＩ １ Ｘ寞ｅ ”１）
の入力（ＸＸ＊ Ｘｓ ＊ Ｘｉ ）となる。従っ
て、出力６として’１１０００１１１’なるパターンが
得られる。
かかる従来のパターン発生回路は、パターン発生の周期
（ビットレート）を１０ＭＨｚとした場合、全ての回路
が１０ＭＨｚ以上で動作しなくてはならないっ しかし
、動作周波数が高くなると、消費電力の増大、高速動作
の論理素子の採用によるコストの増加などの欠点があっ
た。
（ビットレート）を１０ＭＨｚとした場合、全ての回路
が１０ＭＨｚ以上で動作しなくてはならないっ しかし
、動作周波数が高くなると、消費電力の増大、高速動作
の論理素子の採用によるコストの増加などの欠点があっ
た。
本発明の目的は、従来の欠点を除去し、シフトレジスタ
のみ高速で動作する論理素子を採用することで、高速の
パターン発生回路を提供することにある。
のみ高速で動作する論理素子を採用することで、高速の
パターン発生回路を提供することにある。
以下、この発明の実施例を図に基づいて説明する。
第１図は、本発明の第１実施例を示すブロック図である
。扉ビットの２進カウンタ１の出力２をＰＲＯＭ３のア
ドレスに入力する。ＰＲＯＭ３はｎビットの出力を送出
し、この出力４を並列入力直列出力シフトレジスタ５に
入力する。
。扉ビットの２進カウンタ１の出力２をＰＲＯＭ３のア
ドレスに入力する。ＰＲＯＭ３はｎビットの出力を送出
し、この出力４を並列入力直列出力シフトレジスタ５に
入力する。
動作クロック７が入力するごとにシフトレジスタ５けそ
の内容を１ビツト右にシフトし、出力６から任意のパタ
ーンが得られる。
の内容を１ビツト右にシフトし、出力６から任意のパタ
ーンが得られる。
また、シフトレジスタ５の並列入力データ４は、ロード
信号１０が１１１の時にシフトレジスタ内部に取り込捷
れる。２進カウンタ１は動作クロック７を分周器８によ
りｎ分周した動作クロック９が入力するごとにカウント
値を１ずつ増加する。第２図にこの第１図によるパター
ン発生回路の制御信号のタイミングを示す、
１次に、本発明の動作例をｎ＝８について説明する。Ｐ
ＲＯＭ３は、例えば８ビツトＸ２ｒＩＬワードのプログ
ラマブルＲＯＭであり、アドレス０番地に’００１１１
０１０’、 アドレス１番地に’１１１１００００”を
記憶しておく。２進カウンタ１の出力２をｌＯｌにする
と、ＰｌｔＯＭ３Ｆ′ｉアドレスθ番地の内容を出力す
る。ロード信号１０によりシフトレジスタ５は、出力４
すなわち、”００１１１０１０’を内部に取り込む。
信号１０が１１１の時にシフトレジスタ内部に取り込捷
れる。２進カウンタ１は動作クロック７を分周器８によ
りｎ分周した動作クロック９が入力するごとにカウント
値を１ずつ増加する。第２図にこの第１図によるパター
ン発生回路の制御信号のタイミングを示す、
１次に、本発明の動作例をｎ＝８について説明する。Ｐ
ＲＯＭ３は、例えば８ビツトＸ２ｒＩＬワードのプログ
ラマブルＲＯＭであり、アドレス０番地に’００１１１
０１０’、 アドレス１番地に’１１１１００００”を
記憶しておく。２進カウンタ１の出力２をｌＯｌにする
と、ＰｌｔＯＭ３Ｆ′ｉアドレスθ番地の内容を出力す
る。ロード信号１０によりシフトレジスタ５は、出力４
すなわち、”００１１１０１０’を内部に取り込む。
クロック７が入力するごとに、シフトレジスタ５はその
内容を１ビツトずつ右にシフトし、パターン発生回路の
出力６から順次”００１１１０１０”なるパターンが出
力される。シフトレジスタ５が並列データを内部に取り
込んだ時、動作クロック９が２進カウ／り１に入力し、
２進カウンタ１の出力２が１１１となり、ＰＲＯＭ３は
アドレス１番地の内容を出力する。次のロード信号１０
によりシフトレジスタはＰＲＯＭ３のアドレス１番地の
内容、すなわち、′１１１１００００”を内部に取り込
む。以下同様の動作を繰り返し、出力６からパターンが
出力される。ＦＲＯＭの内容を変更することで任意のパ
ターン発生が可能になる。
内容を１ビツトずつ右にシフトし、パターン発生回路の
出力６から順次”００１１１０１０”なるパターンが出
力される。シフトレジスタ５が並列データを内部に取り
込んだ時、動作クロック９が２進カウ／り１に入力し、
２進カウンタ１の出力２が１１１となり、ＰＲＯＭ３は
アドレス１番地の内容を出力する。次のロード信号１０
によりシフトレジスタはＰＲＯＭ３のアドレス１番地の
内容、すなわち、′１１１１００００”を内部に取り込
む。以下同様の動作を繰り返し、出力６からパターンが
出力される。ＦＲＯＭの内容を変更することで任意のパ
ターン発生が可能になる。
また、第３図は、本発明の第２実施例を示すブロック図
である。ｎビットの並列データを出力する崗理回路とし
て、記憶回路ＦＲＯＭ１３の出力（ｎ ＋ ｍ）ビット
のうち、ｍビットを並列入力並列出力レジスタ１２によ
り記憶回路のアドレス入力にフィードバックした順序回
路で構成している。 ・ フィードバックされたｍビットデータ１４によりＰＲＯ
Ｍ１３のアドレスが決まり、動作クロック９が並列入力
並列出力レジスタ１２に入力するごとに記憶回路に次の
アドレスが与えられる。
である。ｎビットの並列データを出力する崗理回路とし
て、記憶回路ＦＲＯＭ１３の出力（ｎ ＋ ｍ）ビット
のうち、ｍビットを並列入力並列出力レジスタ１２によ
り記憶回路のアドレス入力にフィードバックした順序回
路で構成している。 ・ フィードバックされたｍビットデータ１４によりＰＲＯ
Ｍ１３のアドレスが決まり、動作クロック９が並列入力
並列出力レジスタ１２に入力するごとに記憶回路に次の
アドレスが与えられる。
さらに、ＰＲＯＭ１３のアドレスが変わるごとに、ｎビ
ットデータとして任意のパターンが得られる。以下、第
１実施例と同様に、記憶回路のｎビット出力を並列入力
直列出力シフトレジスタ５が取り込み、動作クロック７
によってシフトレジスタの内容は１ビツトずつ右にシ７
トする。
ットデータとして任意のパターンが得られる。以下、第
１実施例と同様に、記憶回路のｎビット出力を並列入力
直列出力シフトレジスタ５が取り込み、動作クロック７
によってシフトレジスタの内容は１ビツトずつ右にシ７
トする。
以上のように、この発明によれば、ｎビットの高速シフ
トレジスタを遺訓するだけで、出力バターンを成牛して
いる論理回路の動作速度を変えることなく、パターン発
生回路の動作速度をｎ倍にすることができる。
トレジスタを遺訓するだけで、出力バターンを成牛して
いる論理回路の動作速度を変えることなく、パターン発
生回路の動作速度をｎ倍にすることができる。
第１図は本発明に係る構成の実施例を示す図、第２図は
第１図における要部のタイミングチャートを示す図、第
３図は本発明に係る他の実施例を示す図、第４図は従来
の構成を示す図、第５図は第４図における人出力関係を
表わす論理図である。 １・・・・・・２進カウ／り ３．１３・・・・−・ＰＲＯＭ ５・・・・・・並列入力直列出力シフトレジスタ８・・
・・・・分局器 １２・・・・・・並列入力並列出力レジスタ％許出願人
パイオニア株式会社 第１図 第２図 ９７一 手続補正書く自発） ２１発明の名称 パターン発生回路 ３、補正をする者 事件との関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１月■
明細書の「発明の詳細な説明、Ｉの欄１、明細書の
２ペ一ジ１３行に記載の 「第５図」を 「第４図」に補正します。 以！−
第１図における要部のタイミングチャートを示す図、第
３図は本発明に係る他の実施例を示す図、第４図は従来
の構成を示す図、第５図は第４図における人出力関係を
表わす論理図である。 １・・・・・・２進カウ／り ３．１３・・・・−・ＰＲＯＭ ５・・・・・・並列入力直列出力シフトレジスタ８・・
・・・・分局器 １２・・・・・・並列入力並列出力レジスタ％許出願人
パイオニア株式会社 第１図 第２図 ９７一 手続補正書く自発） ２１発明の名称 パターン発生回路 ３、補正をする者 事件との関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１月■
明細書の「発明の詳細な説明、Ｉの欄１、明細書の
２ペ一ジ１３行に記載の 「第５図」を 「第４図」に補正します。 以！−
Claims (3)
- （１）ｎビットのパターンデータが格納され、このパタ
ーンデータによる並列データを出力する論理回路と、前
記論理回路の並列出力データを入力とし、ｎビットの直
列パターンデータを送出する並列入力直列出力シフトレ
ジスタとを備えたことを特徴とするパターン発生回路。 - （２）前記論理回路が、２進カウンタと、前記２進カウ
ンタの出力をアドレス入力としたｎビット出力の記憶回
路であることを特徴とする特許請求の範囲第１項記載の
パターン発生回路。 - （３）前記論理回路が、ｍビット並列入力並列出力レジ
スタと、前記レジスタの出力をアドレス入力とし、この
レジスタの入力に記憶回路の（ｎ＋ｍ）ビット出力のう
ち、ｍビットを供給した記憶回路であることを特徴とし
た特許請求の範囲第１項記載のパターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230941A JPS61109316A (ja) | 1984-11-01 | 1984-11-01 | パタ−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230941A JPS61109316A (ja) | 1984-11-01 | 1984-11-01 | パタ−ン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109316A true JPS61109316A (ja) | 1986-05-27 |
Family
ID=16915702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230941A Pending JPS61109316A (ja) | 1984-11-01 | 1984-11-01 | パタ−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109316A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941234A (en) * | 1988-09-22 | 1990-07-17 | Yoshida Kogyo K. K. | Button collet |
| US6947060B2 (en) | 1998-02-16 | 2005-09-20 | Canon Kabushiki Kaisha | Image forming apparatus, electron beam apparatus, modulation circuit, and image-forming apparatus driving method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522253A (en) * | 1975-06-24 | 1977-01-08 | Kokusai Denshin Denwa Co Ltd <Kdd> | Non-linearity compensation cicuit for high frequency amplifier |
| JPS53105351A (en) * | 1977-02-26 | 1978-09-13 | Nippon Telegr & Teleph Corp <Ntt> | Signal generator |
-
1984
- 1984-11-01 JP JP59230941A patent/JPS61109316A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522253A (en) * | 1975-06-24 | 1977-01-08 | Kokusai Denshin Denwa Co Ltd <Kdd> | Non-linearity compensation cicuit for high frequency amplifier |
| JPS53105351A (en) * | 1977-02-26 | 1978-09-13 | Nippon Telegr & Teleph Corp <Ntt> | Signal generator |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941234A (en) * | 1988-09-22 | 1990-07-17 | Yoshida Kogyo K. K. | Button collet |
| US6947060B2 (en) | 1998-02-16 | 2005-09-20 | Canon Kabushiki Kaisha | Image forming apparatus, electron beam apparatus, modulation circuit, and image-forming apparatus driving method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5192886A (en) | Sub-nanosecond calibrated delay line structure | |
| US5490182A (en) | Phase-locked loop circuit having ring oscillator | |
| US4241408A (en) | High resolution fractional divider | |
| US6501816B1 (en) | Fully programmable multimodulus prescaler | |
| US3992635A (en) | N scale counter | |
| JPS61109316A (ja) | パタ−ン発生回路 | |
| US4430617A (en) | Clock generator | |
| JPH05216558A (ja) | タイマ回路 | |
| KR0170720B1 (ko) | 디지탈/아날로그 변환기 인터페이스 장치 | |
| JPH08330914A (ja) | 波形発生器 | |
| JP2794950B2 (ja) | 積分回路 | |
| JP2003037504A (ja) | グレイコード発生装置 | |
| KR100188079B1 (ko) | 링 카운터를 이용한 분주회로 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JPH0466136B2 (ja) | ||
| JPH08161286A (ja) | マイクロプロセッサシステム | |
| KR830002921B1 (ko) | 동적인 쉬프트레지스터를 이용한 주파수 분할기 | |
| KR100207014B1 (ko) | 주파수 분주회로 | |
| JPS61137414A (ja) | 簡易型デユ−テイ可変パルス発生回路 | |
| JPH1188128A (ja) | 信号生成方法および装置、電圧生成方法および装置 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPS59201519A (ja) | Ｄａ変換器 | |
| JPH06177722A (ja) | 広範囲遅延生成回路 | |
| JPH0350453B2 (ja) | ||
| JPH02113619A (ja) | パルス発生回路 |