JPH1188128A - 信号生成方法および装置、電圧生成方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部入力の数値データに対応して外部出力の
パルス信号のパルス幅を変化させるとき、電圧変動が微
少なアナログ電圧に変換される形態でパルス信号を出力
できるようにするとともに、多段のパルス信号を良好な
応答性で出力できるようにする。 【解決手段】 単位時間ごとに取り込むｎビットの数値
データを第一入力とし、これを前回の加算結果である第
二入力に加算して“ｎ＋１”ビットで出力する。この加
算結果から抽出する最大位のビットデータを単位時間だ
け遅延させ、これと遅延されていないビットデータとを
排他的論理和して信号出力する。これで出力信号は数値
データに比例した個数のパルスとなるが、その場合の複
数のパルスは連続することなく略均等に離散した位置に
発生し、入力される数値データが変化するとき出力信号
のパルスの個数はリアルタイムに連続的に変化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルの数値デ
ータからパルス信号を生成する信号生成方法および装
置、デジタルの数値データをアナログ電圧に変換する電
圧生成方法および装置、に関する。

【０００２】

【従来の技術】従来、デジタルの数値データからパルス
信号を生成する信号生成装置として、ＰＷＭ(Ｐulse
Ｗidth Ｍodulation)回路などが利用されている。この
ような信号生成装置の後段にＣＲ積分回路を接続すれ
ば、デジタルの数値データをアナログ電圧に変換する電
圧生成装置を形成することができ、このような電圧生成
装置は、例えば、発信周波数を入力周波数に追従させる
ＰＬＬ(Ｐhase ＬockedＬoop)回路に利用することがで
きる。

【０００３】ここで、上述のような信号生成装置および
ＰＬＬ回路を、図７および図８を参照して以下に説明す
る。なお、図７は信号生成装置であるＰＷＭ回路を示す
ブロック図、図８はＰＬＬ回路を示すブロック図であ
る。まず、ここで信号生成装置として例示するＰＷＭ回
路１は、図７に示すように、データ入力端子２を具備し
ており、この入力端子２にＤ型のＦＦ(Ｆlip Ｆlop)回
路３が接続されている。

【０００４】また、このＰＷＭ回路１は、３ビットのカ
ウンタ回路４を具備しており、このカウンタ回路４が第
一のコンパレータ５の一対の入力端子の一方に接続され
ている。この第一のコンパレータ５の他方の入力端子に
は、３ビットの数値データとして“０”を常時発生する
メモリ等が接続されており、第一のコンパレータ５の一
つの出力端子がＦＦ回路３の制御端子に接続されてい
る。

【０００５】このＦＦ回路３の出力端子は第二のコンパ
レータ６の一対の入力端子の一方に接続されており、こ
の第二のコンパレータ６の他方の入力端子にはカウンタ
回路４の出力端子が接続されている。第一第二のコンパ
レータ５，６の出力端子がＲＳ型のＦＦ回路７のセット
端子とリセット端子とに個々に接続されており、このＦ
Ｆ回路７の出力端子が１ビットの信号出力端子８に接続
されている。

【０００６】上述のような構造のＰＷＭ回路１では、デ
ータ入力端子２に３ビットの数値データが外部入力さ
れ、その数値にパルス幅が対応したパルス信号が信号出
力端子８から外部出力される。より詳細には、３ビット
のカウンタ回路４は“０〜７”を繰り返しカウントする
ので、これを“０”と比較する第一のコンパレータ５
は、カウンタ回路４の出力データが“０”となったとき
のみ検出信号を出力する。

【０００７】これがデータ入力端子２に接続されたＤ型
のＦＦ回路３の制御端子に出力されるので、このＦＦ回
路３はカウンタ回路４のカウント値が“０”となるごと
に３ビットの数値データを外部入力する。また、第一の
コンパレータ５の検出信号はＲＳ型のＦＦ回路７のセッ
ト端子にも出力されるので、このＦＦ回路７はカウンタ
回路４のカウント値が“０”となるごとにセットされ
る。

【０００８】そして、Ｄ型のＦＦ回路３が外部入力する
数値データとカウンタ回路４のカウント値とが第二のコ
ンパレータ６で比較され、この第二のコンパレータ６の
出力信号がＲＳ型のＦＦ回路７のリセット端子に入力さ
れる。従って、このＦＦ回路７の出力はカウンタ回路４
のカウント値が“０”となるとにセットされ、データ入
力端子２に入力される数値データとカウンタ回路４のカ
ウント値とが一致するとリセットされるので、ＰＷＭ回
路１は、外部入力される３ビットの数値データにパルス
幅が対応したパルス信号を信号出力端子８から外部出力
することになる。

【０００９】上述のようなＰＷＭ回路１は、外部入力の
数値データに対応してパルス信号を出力するので、図８
に示すように、その後段にＣＲ積分回路１１を接続すれ
ば、数値データをアナログ電圧に変換する電圧生成装置
１２を形成することができ、この電圧生成装置１２を利
用してＰＬＬ回路１３などを形成することができる。

【００１０】このＰＬＬ回路１３は、外部入力端子１４
を具備しており、この外部入力端子１４が位相誤差検出
回路１５の一対の入力端子の一方に接続されている。こ
の位相誤差検出回路１５にはループフィルタ１６を介し
て電圧生成装置１２が接続されており、この電圧生成装
置１２がＶＣＯ(Ｖoltage Ｃontrolled Ｏscillator)
１７を介して位相誤差検出回路１５の他方の入力端子に
接続されている。

【００１１】上述のようなＰＬＬ回路１３は、位相誤差
検出回路１５により外部入力端子４の外部入力の信号周
波数とＶＣＯ１７からフィードバックされる発振周波数
との位相誤差が検出され、この位相誤差がループフィル
タ１６でフィルタリングされてから電圧生成装置１２に
よりアナログ電圧に変換される。このアナログ電圧に対
応してＶＣＯ１７の発振周波数が変化するので、ＰＬＬ
回路１３は、フィードバックさせる発振周波数を外部入
力の信号周波数に追従させることができる。

【００１２】

【発明が解決しようとする課題】前述のようなＰＷＭ回
路１は、デジタルの数値データに対応してパルス信号を
生成することができ、このＰＷＭ回路１を利用した電圧
生成装置１２は、デジタルの数値データに対応してアナ
ログ電圧を出力することができるので、例えば、ＰＬＬ
回路１３の一部として利用することができる。

【００１３】しかし、上述のようなＰＷＭ回路１が出力
するパルス信号は入力される数値データにパルス幅が対
応しているが、図９に示すように、一周期中に一つだけ
出力されるパルスの幅が変化する。このため、ＰＷＭ回
路１が出力するパルス信号をＣＲ積分回路１１等により
積分してアナログ電圧を生成しても、その電圧変動が顕
著で安定したアナログ電圧を生成することが困難であ
る。従って、上述のようなＰＷＭ回路１をＰＬＬ回路１
３に利用しても、ＶＣＯ１７の発振周波数が安定しない
ので、この発振周波数を外部入力の信号周波数に良好に
追従させることができない。

【００１４】また、上述のようなＰＷＭ回路１では、カ
ウンタ回路４が規定の数値をカウントするごとに外部入
力の数値データに対応したパルス信号が出力されるの
で、外部入力の数値データが変化してもカウンタ回路４
のカウントが完了するまで外部出力のパルス信号は変化
しない。このため、ＰＷＭ回路１は、応答性が良好でな
く、これをＰＬＬ回路１３に利用してもフィードバック
させる発振周波数を外部入力の信号周波数に迅速に追従
させることができない。

【００１５】例えば、カウンタ回路４のカウント数を減
少させればＰＷＭ回路１の応答性は改善されるが、これ
では出力できるパルス信号の段数も少数となるのでＰＬ
Ｌ回路１３の精度などが低下することになる。一方、カ
ウンタ回路４のカウント数を増加させれば、ＰＷＭ回路
１が出力できるパルス信号の段数も増加するのでＰＬＬ
回路１３の精度を改善できるが、これでは前述のように
ＰＷＭ回路１の応答性が低下することになる。

【００１６】特に、カウンタ回路４のカウント数を多数
とした場合、外部入力の数値データが連続的に変化して
も、ＦＦ回路３に取り込まれる時点では数値データが大
幅に変化していることになる。この場合、外部入力の数
値データは連続的に変化しているのに、外部出力のパル
ス信号は段階的に変化することになり、パルス信号の段
数を増加させた意味がない。

【００１７】つまり、従来のＰＷＭ回路１では、デジタ
ルの数値データの外部入力に対してパルス信号を外部出
力できるが、アナログ電圧に変化したときに電圧変動が
微少となる形態でパルス信号を出力することができず、
外部出力するパルス信号の応答性と出力段数とを両立す
ることが困難である。

【００１８】同様に、従来の電圧生成装置１２では、デ
ジタルの数値データの外部入力に対してアナログ電圧を
外部出力できるが、電圧変動が微少なアナログ電圧を出
力することが困難であり、外部出力するアナログ電圧の
応答性と出力段数とを両立することが困難である。

【００１９】本発明は上述のような課題に鑑みてなされ
たものであり、外部入力の数値データに対応してパルス
信号を外部出力するとき、電圧変動が微少なアナログ電
圧に変換される形態でパルス信号を出力することがで
き、多数の段数のパルス信号を良好な応答性で出力でき
る信号生成方法および装置、外部入力の数値データに対
応してアナログ電圧を外部出力するとき、電圧変動が微
少なアナログ電圧を出力することができ、多数の段数の
アナログ電圧を良好な応答性で出力できる電圧生成方法
および装置、を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の信号生成方法
は、ｎビットの数値データの入力を単位時間ごとに受け
付け、この入力されたｎビットの数値データを第一入力
として第二入力の“ｎ＋１”ビットの数値データに加算
して“ｎ＋１”ビットで出力し、この“ｎ＋１”ビット
の加算結果を上述の加算演算の第二入力としてフィード
バックさせ、前記加算結果の最大位のビットデータを抽
出し、この抽出された最大位のビットデータを単位時間
だけ遅延させ、この遅延されたビットデータと遅延され
ていないビットデータとを排他的論理和し、この排他的
論理和の演算結果を信号出力するようにした。

【００２１】従って、ｎビットの数値データに前回の加
算結果を加算した“ｎ＋１”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和する。このようにｎビットの数値データを処理し
て信号出力すると、この出力信号は数値データに比例し
た個数のパルスとなる。ただし、その場合の複数のパル
スは連続することなく略均等に離散した位置に発生し、
入力される数値データが変化するとき出力信号のパルス
の個数は連続的に変化する。

【００２２】本発明の一の信号生成装置は、ｎビットの
数値データの入力を単位時間ごとに受け付けるデータ入
力手段と、該データ入力手段に入力されたｎビットの数
値データを第一入力として第二入力の“ｎ＋１”ビット
の数値データに加算して“ｎ＋１”ビットで出力する数
値加算手段と、該数値加算手段の“ｎ＋１”ビットの加
算結果を単位時間だけ遅延させて前記数値加算手段の第
二入力とする数値遅延手段と、前記数値加算手段の加算
結果の最大位のビットデータを抽出するビット抽出手段
と、該ビット抽出手段により抽出された最大位のビット
データを単位時間だけ遅延させるビット遅延手段と、該
ビット遅延手段により遅延されたビットデータと前記デ
ータ抽出手段により抽出されて遅延されていないビット
データとを排他的論理和する論理演算手段と、該論理演
算手段の演算結果を信号出力する信号出力手段と、を具
備している。

【００２３】従って、ｎビットの数値データの入力がデ
ータ入力手段により単位時間ごとに受け付けられると、
この入力されたｎビットの数値データが第一入力として
数値加算手段により第二入力の“ｎ＋１”ビットの数値
データに加算されて“ｎ＋１”ビットで出力され、この
“ｎ＋１”ビットの加算結果は数値遅延手段により単位
時間だけ遅延されて数値加算手段の第二入力とされる。
数値加算手段の加算結果の最大位のビットデータがビッ
ト抽出手段により抽出され、この抽出された最大位のビ
ットデータがビット遅延手段により単位時間だけ遅延さ
れる。この遅延されたビットデータと遅延されていない
ビットデータとが論理演算手段により排他的論理和さ
れ、この演算結果が信号出力手段により信号出力され
る。

【００２４】つまり、ｎビットの数値データに前回の加
算結果を加算した“ｎ＋１”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和する。このようにｎビットの数値データを処理し
て信号出力すると、この出力信号は数値データに比例し
た個数のパルスとなる。ただし、その場合の複数のパル
スは連続することなく略均等に離散した位置に発生し、
入力される数値データが変化するとき出力信号のパルス
の個数は連続的に変化する。

【００２５】本発明の他の信号生成装置は、ｎビットの
数値データが入力されるデータ入力端子と、該データ入
力端子に入力されたｎビットの数値データを第一入力と
して単位時間ごとに第二入力の“ｎ＋１”ビットの数値
データに加算して“ｎ＋１”ビットで出力する“ｎ＋
１”構成の加算器と、該加算器の“ｎ＋１”ビットの加
算結果を単位時間だけ遅延させて前記加算器の第二入力
とする第一のフリップフロップ回路と、前記加算器の加
算結果の最大位のビットデータを抽出するビット抽出配
線と、該ビット抽出配線により抽出された最大位のビッ
トデータを単位時間だけ遅延させる第二のフリップフロ
ップ回路と、該第二のフリップフロップ回路により遅延
されたビットデータと前記ビット抽出配線から入力され
る遅延されていないビットデータとを排他的論理和する
排他的論理和回路と、該排他的論理和回路の演算結果が
信号出力される信号出力端子と、を具備している。

【００２６】従って、ｎビットの数値データがデータ入
力端子に入力されると、この数値データが加算器により
単位時間ごとに受け付けられる。この加算器では、入力
されたｎビットの数値データが第一入力とされ、第二入
力の“ｎ＋１”ビットの数値データに加算されて“ｎ＋
１”ビットで出力される。この“ｎ＋１”ビットの加算
結果は第一のフリップフロップ回路により単位時間だけ
遅延されて加算器の第二入力とされ、同時に、加算結果
の最大位のビットデータがビット抽出配線により抽出さ
れる。この抽出された最大位のビットデータが第二のフ
リップフロップ回路により単位時間だけ遅延され、この
遅延されたビットデータと遅延されていないビットデー
タとが排他的論理和回路により排他的論理和されて信号
出力端子から信号出力される。

【００２７】つまり、ｎビットの数値データに前回の加
算結果を加算した“ｎ＋１”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和する。このようにｎビットの数値データを処理し
て信号出力すると、この出力信号は数値データに比例し
た個数のパルスとなる。ただし、その場合の複数のパル
スは連続することなく略均等に離散した位置に発生し、
入力される数値データが変化するとき出力信号のパルス
の個数は連続的に変化する。

【００２８】本発明の電圧生成方法は、ｎビットの数値
データの入力を単位時間ごとに受け付け、この入力され
たｎビットの数値データを第一入力として第二入力の
“ｎ＋１”ビットの数値データに加算して“ｎ＋１”ビ
ットで出力し、この“ｎ＋１”ビットの加算結果を上述
の加算演算の第二入力としてフィードバックさせ、前記
加算結果の最大位のビットデータを抽出し、この抽出さ
れた最大位のビットデータを単位時間だけ遅延させ、こ
の遅延されたビットデータと遅延されていないビットデ
ータとを排他的論理和し、この排他的論理和の演算結果
を積分してアナログ電圧を出力するようにした。

【００２９】従って、ｎビットの数値データに前回の加
算結果を加算した“ｎ＋１”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和した出力信号がアナログ電圧に積分される。この
ようにｎビットの数値データを処理して電圧生成する
と、一定の数値データが連続的に入力されるとき、アナ
ログ電圧は変動が微少な状態で出力され、入力される数
値データが変化するとき、アナログ電圧は連続的に変化
する。

【００３０】本発明の一の電圧生成装置は、本発明の信
号生成装置と、該信号生成装置の出力信号を積分してア
ナログ電圧を出力する信号積分手段と、を具備してい
る。従って、本発明の信号生成装置が、入力される数値
データからパルス信号を生成して出力すると、このパル
ス信号を信号積分手段がアナログ電圧に積分するので、
数値データに対応したアナログ電圧が出力される。

【００３１】ただし、信号生成装置の出力信号は複数の
パルスが連続することなく略均等に離散した位置に発生
するので、信号積分手段から出力されるアナログ電圧は
変動が微少な状態で出力される。また、信号生成装置の
出力信号は入力される数値データが変化するときパルス
の個数が連続的に変化するので、信号積分手段から出力
されるアナログ電圧は数値データが変化したとき連続的
に変化する。

【００３２】本発明の他の電圧生成装置は、本発明の信
号生成装置と、該信号生成装置の出力信号を積分してア
ナログ電圧を出力するＣＲ積分回路と、を具備してい
る。従って、本発明の信号生成装置が、入力される数値
データからパルス信号を生成して出力すると、このパル
ス信号をＣＲ積分回路がアナログ電圧に積分するので、
数値データに対応したアナログ電圧が出力される。

【００３３】ただし、信号生成装置の出力信号は複数の
パルスが連続することなく略均等に離散した位置に発生
するので、ＣＲ積分回路から出力されるアナログ電圧は
変動が微少な状態で出力される。また、信号生成装置の
出力信号は入力される数値データが変化するときパルス
の個数が連続的に変化するので、ＣＲ積分回路から出力
されるアナログ電圧は数値データが変化したとき連続的
に変化する。

【００３４】

【発明の実施の形態】本発明の実施の一形態を図１ない
し図５を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。

【００３５】図１は本実施の一形態の信号生成装置を示
すブロック図であり、図２は信号生成装置に入力される
数値データと出力されるパルス信号との関係を示すタイ
ムチャートである。

【００３６】図３は信号生成装置に“１”の数値データ
が連続的に入力される場合の各部の信号の関係を示して
おり、(ａ)はクロック入力端子に入力される基準クロッ
ク、(ｂ)はデータ入力手段であるデータ入力端子に入力
される数値データ、(ｃ)は数値加算手段である加算器か
ら出力される数値データ、(ｄ)は加算器から出力されて
数値遅延手段である第一のＦＦ回路で遅延された数値デ
ータ、(ｅ)は加算器からビット抽出手段であるビット抽
出配線に出力された数値データの最上位のビットデー
タ、(ｆ)はビット遅延手段である第二のＦＦ回路で遅延
された最上位のビットデータ、(ｇ)は論理演算手段であ
る排他的論理和回路から信号出力手段である信号出力端
子に出力されるパルス信号である。

【００３７】図４および図５も図３と同様に信号生成装
置の各部の信号の関係を示しており、図４は“４”の数
値データが連続的に入力される場合、図５は順次変化す
る数値データが入力される場合である。図６は信号生成
装置を一部とする電圧生成装置の動作を示しており、パ
ルス信号とアナログ電圧との関係を示すタイムチャート
である。

【００３８】本実施の形態の信号生成装置２１は、図１
に示すように、データ入力手段に相当するデータ入力端
子２２を具備しており、このデータ入力端子２２が、数
値加算手段である加算器２３の第一の入力端子に接続さ
れている。この加算器２３の一つの出力端子には、数値
遅延手段に相当する第一のフリップフロップ回路である
第一ＦＦ回路２４が接続されており、この第一ＦＦ回路
２４は、加算器２３の第二の入力端子に接続されてい
る。

【００３９】ただし、データ入力端子３は加算器２３の
第一の入力端子に３ビットのパラレル配線で接続されて
いるが、加算器２３の出力端子および第二の入力端子は
第一ＦＦ回路２４に４ビットのパラレル配線で接続され
ている。加算器２３の４ビットの出力配線は、最上位の
ビットデータを転送する配線のみ分離されており、これ
がビット抽出手段に相当するビット抽出配線２５とし
て、ビット遅延データに相当する第二のフリップフロッ
プ回路である第二ＦＦ回路２６に接続されている。

【００４０】この第二ＦＦ回路２６の出力端子とビット
抽出配線２５とは、論理演算手段である排他的論理和回
路２７の一対の入力端子に接続されており、この排他的
論理和回路２７が信号出力端子２８に接続されている。
なお、本実施の形態の信号生成装置２１は、クロック信
号の入力端子であるクロック入力端子２９も具備してお
り、このクロック入力端子２９は、ＦＦ回路２４，２６
等の制御端子に接続されている。

【００４１】上述のような構成において、本実施の形態
の信号生成装置１は、図２に示すように、３ビットの数
値データのデジタル入力に対し、その数値に対応した個
数のパルスを８クロックの周期で信号出力する。より詳
細には、３ビットの数値データがデータ入力端子２２に
外部入力されると、この数値データが加算器２３により
単位時間である一クロックごとに受け付けられる。

【００４２】この加算器２３では、入力された３ビット
の数値データが第一入力とされ、第二入力の４ビットの
数値データに加算されて４ビットで出力されるが、この
４ビットの加算結果は第一ＦＦ回路２４により一クロッ
クだけ遅延されて加算器２３の第二入力とされる。

【００４３】同時に、加算器２３の４ビットの加算結果
は、最大位のビットデータのみビット抽出配線２５によ
り抽出され、この抽出された最大位のビットデータが第
二ＦＦ回路２６により一クロックだけ遅延されてる。こ
の遅延されたビットデータは遅延されていないビットデ
ータと排他的論理和回路２７により排他的論理和され、
この論理演算の結果が信号出力端子２８から信号出力さ
れる。

【００４４】例えば、本実施の形態の信号生成装置１に
３ビットの数値データとして“１”が連続的に入力され
る場合、図３に示すように、この“１”が加算器２３と
第一のＦＦ回路２４とで順次積算される。このとき、加
算器２３から出力されて第一のＦＦ回路２４を介してフ
ィードバックされる数値データは４ビットであり、その
最上位のビットデータがビット抽出配線２５により抽出
されるので、これは３ビットの“１”の数値データの入
力が八回に到達するごとに“０”と“１”とに交互に変
化する。

【００４５】このビットデータは第二のＦＦ回路２６で
一クロックだけ遅延され、遅延されないビットデータと
排他的論理和回路２７で排他的論理和される。この排他
的論理和されて信号出力端子２８から出力される信号に
は、八クロックに一回だけパルスが発生することになる
ので、これは従来と同様に３ビットの“１”に対応した
パルス信号として利用することができる。

【００４６】また、本実施の形態の信号生成装置１に３
ビットの数値データとして“４”が連続的に入力される
場合、図４に示すように、この“４”が加算器２３と第
一のＦＦ回路２４とで順次積算され、その最上位のビッ
トデータがビット抽出配線２５により抽出される。

【００４７】このビットデータは３ビットの“４”の数
値データの入力が二回に到達するごとに“０”と“１”
とに交互に変化するので、これが第二のＦＦ回路２６で
一クロックだけ遅延されて遅延されないビットデータと
排他的論理和回路２７で排他的論理和される。この排他
的論理和されて信号出力端子２８から出力される信号に
は、八クロックに四回だけパルスが発生することになる
ので、これは３ビットの“４”に対応したパルス信号と
して利用することができる。

【００４８】ただし、図９に示すように、従来の“４”
に対応したパルス信号では、八クロックに発生する四つ
のパルスの発生と休止とが四クロックずつ連続していた
が、本実施の形態の信号発生装置２１では、八クロック
に発生する四つのパルスの発生と休止とが一クロックず
つとなる。つまり、本実施の形態の信号発生装置２１で
は、入力される数値データに対応してパルス信号を出力
するとき、図２に示すように、そのパルスは略均等に離
散した位置に発生する。

【００４９】このため、本実施の形態の信号発生装置２
１の後段に信号積分手段としてＣＲ積分回路を接続して
電圧生成装置（図示せず）を形成し、信号発生装置２１
の出力信号をＣＲ積分回路で積分してアナログ電圧を出
力すると、図６に示すように、このアナログ電圧は変動
が微少で出力が安定したものとなる。例えば、このよう
な電圧生成装置をＰＬＬ回路に利用した場合、電圧生成
装置からＶＣＯに出力されるアナログ電圧が安定してい
るので、発信周波数を入力周波数に追従させる性能を安
定させることができる。

【００５０】また、本実施の形態の信号生成装置２１に
入力される３ビットの数値データが変化する場合、図５
に示すように、その出力信号には数値データに対応した
個数のパルスが一クロックごとに離散して発生するが、
そのパルスの個数は数値データの変化に対応して一クロ
ックごとに連続的に変化する。

【００５１】このため、本実施の形態の信号生成装置２
１では、デジタルの数値データの外部入力に対応してパ
ルス信号を外部出力するとき、カウンタ回路２３などの
ビット数を増加させて出力できるパルス信号の段数を多
数としても、このパルス信号の出力の応答性は低下しな
いので、段数が多数のパルス信号を良好な応答性で出力
することができる。

【００５２】従って、本実施の形態の信号発生装置２１
の後段にＣＲ積分回路を接続して電圧生成装置を形成し
た場合、出力されるアナログ電圧は入力される数値デー
タの変化に対応してリアルタイムに連続的に変化する。
例えば、このような電圧生成装置をＰＬＬ回路に利用し
た場合、電圧生成装置からＶＣＯに出力されるアナログ
電圧がリアルタイムに連続的に変化するので、発信周波
数を入力周波数に追従させる応答性を向上させることが
できる。

【００５３】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では信号生成装置２１に入力
される数値データのｎビットが３ビットであることを例
示したが、これは装置の仕様などに対応した所望のビッ
ト数で良い。

【００５４】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００５５】請求項１記載の発明の信号生成方法は、ｎ
ビットの数値データの入力を単位時間ごとに受け付け、
この入力されたｎビットの数値データを第一入力として
第二入力の“ｎ＋１”ビットの数値データに加算して
“ｎ＋１”ビットで出力し、この“ｎ＋１”ビットの加
算結果を上述の加算演算の第二入力としてフィードバッ
クさせ、前記加算結果の最大位のビットデータを抽出
し、この抽出された最大位のビットデータを単位時間だ
け遅延させ、この遅延されたビットデータと遅延されて
いないビットデータとを排他的論理和し、この排他的論
理和の演算結果を信号出力するようにしたことにより、
ｎビットの数値データが入力されると、これにパルスの
個数が対応した信号を出力することができ、このように
出力する信号のパルスを略均等に離散した位置に発生さ
せることができ、入力される数値データが変化するとき
出力信号のパルスの個数を連続的に変化させることがで
きる。

【００５６】請求項２記載の発明の信号生成装置は、ｎ
ビットの数値データの入力を単位時間ごとに受け付ける
データ入力手段と、該データ入力手段に入力されたｎビ
ットの数値データを第一入力として第二入力の“ｎ＋
１”ビットの数値データに加算して“ｎ＋１”ビットで
出力する数値加算手段と、該数値加算手段の“ｎ＋１”
ビットの加算結果を単位時間だけ遅延させて前記数値加
算手段の第二入力とする数値遅延手段と、前記数値加算
手段の加算結果の最大位のビットデータを抽出するビッ
ト抽出手段と、該ビット抽出手段により抽出された最大
位のビットデータを単位時間だけ遅延させるビット遅延
手段と、該ビット遅延手段により遅延されたビットデー
タと前記データ抽出手段により抽出されて遅延されてい
ないビットデータとを排他的論理和する論理演算手段
と、該論理演算手段の演算結果を信号出力する信号出力
手段と、を具備していることにより、ｎビットの数値デ
ータが入力されると、これにパルスの個数が対応した信
号を出力することができ、このように出力する信号のパ
ルスを略均等に離散した位置に発生させることができ、
入力される数値データが変化するとき出力信号のパルス
の個数を連続的に変化させることができる。

【００５７】請求項３記載の発明の信号生成装置は、ｎ
ビットの数値データが入力されるデータ入力端子と、該
データ入力端子に入力されたｎビットの数値データを第
一入力として単位時間ごとに第二入力の“ｎ＋１”ビッ
トの数値データに加算して“ｎ＋１”ビットで出力する
“ｎ＋１”構成の加算器と、該加算器の“ｎ＋１”ビッ
トの加算結果を単位時間だけ遅延させて前記加算器の第
二入力とする第一のフリップフロップ回路と、前記加算
器の加算結果の最大位のビットデータを抽出するビット
抽出配線と、該ビット抽出配線により抽出された最大位
のビットデータを単位時間だけ遅延させる第二のフリッ
プフロップ回路と、該第二のフリップフロップ回路によ
り遅延されたビットデータと前記ビット抽出配線から入
力される遅延されていないビットデータとを排他的論理
和する排他的論理和回路と、該排他的論理和回路の演算
結果が信号出力される信号出力端子と、を具備している
ことにより、ｎビットの数値データが入力されると、こ
れにパルスの個数が対応した信号を出力することがで
き、このように出力する信号のパルスを略均等に離散し
た位置に発生させることができ、入力される数値データ
が変化するとき出力信号のパルスの個数を連続的に変化
させることができる。

【００５８】請求項４記載の発明の電圧生成方法は、ｎ
ビットの数値データの入力を単位時間ごとに受け付け、
この入力されたｎビットの数値データを第一入力として
第二入力の“ｎ＋１”ビットの数値データに加算して
“ｎ＋１”ビットで出力し、この“ｎ＋１”ビットの加
算結果を上述の加算演算の第二入力としてフィードバッ
クさせ、前記加算結果の最大位のビットデータを抽出
し、この抽出された最大位のビットデータを単位時間だ
け遅延させ、この遅延されたビットデータと遅延されて
いないビットデータとを排他的論理和し、この排他的論
理和の演算結果を積分してアナログ電圧を出力するよう
にしたことにより、ｎビットの数値データが入力される
と、これに対応したアナログ電圧を出力することがで
き、一定の数値データが連続的に入力されるとき、アナ
ログ電圧を変動が微少な状態で出力することができ、入
力される数値データが変化するとき、アナログ電圧を連
続的に変化させることができる。

【００５９】請求項５記載の発明の電圧生成装置は、請
求項２記載の信号生成装置と、該信号生成装置の出力信
号を積分してアナログ電圧を出力する信号積分手段と、
を具備している。従って、請求項２記載の信号生成装置
が、入力される数値データからパルス信号を生成して出
力すると、このパルス信号を信号積分手段がアナログ電
圧に積分するので、数値データに対応したアナログ電圧
が出力されることにより、ｎビットの数値データが入力
されると、これに対応したアナログ電圧を出力すること
ができ、一定の数値データが連続的に入力されるとき、
アナログ電圧を変動が微少な状態で出力することがで
き、入力される数値データが変化するとき、アナログ電
圧を連続的に変化させることができる。

【００６０】請求項６記載の発明の電圧生成装置は、請
求項３記載の信号生成装置と、該信号生成装置の出力信
号を積分してアナログ電圧を出力するＣＲ積分回路と、
を具備している。従って、請求項３記載の信号生成装置
が、入力される数値データからパルス信号を生成して出
力すると、このパルス信号をＣＲ積分回路がアナログ電
圧に積分するので、数値データに対応したアナログ電圧
が出力されることにより、ｎビットの数値データが入力
されると、これに対応したアナログ電圧を出力すること
ができ、一定の数値データが連続的に入力されるとき、
アナログ電圧を変動が微少な状態で出力することがで
き、入力される数値データが変化するとき、アナログ電
圧を連続的に変化させることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の信号生成装置を示すブ
ロック図である。

【図２】信号生成装置に入力される数値データと出力さ
れるパルス信号との関係を示すタイムチャートである。

【図３】“１”の数値データが連続的に入力される信号
生成装置の各部の信号の関係を示すタイムチャートであ
る。

【図４】“４”の数値データが連続的に入力される信号
生成装置の各部の信号の関係を示すタイムチャートであ
る。

【図５】順次変化する数値データが入力される場合の信
号生成装置の各部の信号の関係を示すタイムチャートで
ある。

【図６】パルス信号とアナログ電圧との関係を示すタイ
ムチャートである。

【図７】一従来例の信号生成装置であるＰＷＭ回路を示
すブロック図である。

【図８】ＰＷＭ回路を一部とするＰＬＬ回路を示すブロ
ック図である。

【図９】パルス信号とアナログ電圧との関係を示すタイ
ムチャートである。

【符号の説明】

２１ 信号生成装置 ２２ データ入力手段に相当するデータ入力端子 ２３ 数値加算手段である加算器 ２４ 数値遅延手段である第一のフリップフロップ回
路 ２５ ビット抽出手段であるビット抽出配線 ２６ ビット遅延手段である第二のフリップフロップ
回路 ２７ 論理演算手段である排他的論理和回路 ２８ 信号出力手段である信号出力端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ｎビットの数値データの入力を単位時間
   ごとに受け付け、 この入力されたｎビットの数値データを第一入力として
   第二入力の“ｎ＋１”ビットの数値データに加算して
   “ｎ＋１”ビットで出力し、 この“ｎ＋１”ビットの加算結果を上述の加算演算の第
   二入力としてフィードバックさせ、 前記加算結果の最大位のビットデータを抽出し、 この抽出された最大位のビットデータを単位時間だけ遅
   延させ、 この遅延されたビットデータと遅延されていないビット
   データとを排他的論理和し、 この排他的論理和の演算結果を信号出力するようにした
   信号生成方法。
2. 【請求項２】 ｎビットの数値データの入力を単位時間
   ごとに受け付けるデータ入力手段と、 該データ入力手段に入力されたｎビットの数値データを
   第一入力として第二入力の“ｎ＋１”ビットの数値デー
   タに加算して“ｎ＋１”ビットで出力する数値加算手段
   と、 該数値加算手段の“ｎ＋１”ビットの加算結果を単位時
   間だけ遅延させて前記数値加算手段の第二入力とする数
   値遅延手段と、 前記数値加算手段の加算結果の最大位のビットデータを
   抽出するビット抽出手段と、 該ビット抽出手段により抽出された最大位のビットデー
   タを単位時間だけ遅延させるビット遅延手段と、 該ビット遅延手段により遅延されたビットデータと前記
   データ抽出手段により抽出されて遅延されていないビッ
   トデータとを排他的論理和する論理演算手段と、 該論理演算手段の演算結果を信号出力する信号出力手段
   と、を具備している信号生成装置。
3. 【請求項３】 ｎビットの数値データが入力されるデー
   タ入力端子と、 該データ入力端子に入力されたｎビットの数値データを
   第一入力として単位時間ごとに第二入力の“ｎ＋１”ビ
   ットの数値データに加算して“ｎ＋１”ビットで出力す
   る“ｎ＋１”構成の加算器と、 該加算器の“ｎ＋１”ビットの加算結果を単位時間だけ
   遅延させて前記加算器の第二入力とする第一のフリップ
   フロップ回路と、 前記加算器の加算結果の最大位のビットデータを抽出す
   るビット抽出配線と、 該ビット抽出配線により抽出された最大位のビットデー
   タを単位時間だけ遅延させる第二のフリップフロップ回
   路と、 該第二のフリップフロップ回路により遅延されたビット
   データと前記ビット抽出配線から入力される遅延されて
   いないビットデータとを排他的論理和する排他的論理和
   回路と、 該排他的論理和回路の演算結果が信号出力される信号出
   力端子と、を具備している信号生成装置。
4. 【請求項４】 ｎビットの数値データの入力を単位時間
   ごとに受け付け、 この入力されたｎビットの数値データを第一入力として
   第二入力の“ｎ＋１”ビットの数値データに加算して
   “ｎ＋１”ビットで出力し、 この“ｎ＋１”ビットの加算結果を上述の加算演算の第
   二入力としてフィードバックさせ、 前記加算結果の最大位のビットデータを抽出し、 この抽出された最大位のビットデータを単位時間だけ遅
   延させ、 この遅延されたビットデータと遅延されていないビット
   データとを排他的論理和し、 この排他的論理和の演算結果を積分してアナログ電圧を
   出力するようにした電圧生成方法。
5. 【請求項５】 請求項２記載の信号生成装置と、 該信号生成装置の出力信号を積分してアナログ電圧を出
   力する信号積分手段と、を具備している電圧生成装置。
6. 【請求項６】 請求項３記載の信号生成装置と、 該信号生成装置の出力信号を積分してアナログ電圧を出
   力するＣＲ積分回路と、を具備している電圧生成装置。