JPH0894725A - 複数基準発振器用タイミング発生器 - Google Patents
複数基準発振器用タイミング発生器Info
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- JPH0894725A JPH0894725A JP6254354A JP25435494A JPH0894725A JP H0894725 A JPH0894725 A JP H0894725A JP 6254354 A JP6254354 A JP 6254354A JP 25435494 A JP25435494 A JP 25435494A JP H0894725 A JPH0894725 A JP H0894725A
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- adder
- accumulator
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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Abstract
(57)【要約】
【目的】 基準発振器の周波数に変更が生じた場合で
も、タイミングデータの変更無しで使用することのでき
るタイミング発生器を提供する。 【構成】 第１の基準発振器２０の周期値Ｔｎから第２
の周期値Ｔｍに変更する場合に、設定値ＭについてＭ／
Ｔｍの除算を行う基数変換回路２０１を設け、補数値
（−Ｔｍ）を印加するＣＯＭＰ信号入力端を加算器２２
に設けて複数基準発振器用タイミング発生器を構成す
る。また、第１基数ｎと、第２基数ｍの差分値を累積す
る差分アキュムレータ５１を設け、当該差分アキュムレ
ータ５１で生成された累積値のＴｎ未満値を累積するフ
ェイズアキュムレータ５２を設ける。そして、当該差分
アキュムレータ５１のキャリー出力信号により２値シフ
ト動作し、当該フェイズアキュムレータ５２のキャリー
出力信号によりホールド動作するカウンタ５３を設けて
構成しても良い。
も、タイミングデータの変更無しで使用することのでき
るタイミング発生器を提供する。 【構成】 第１の基準発振器２０の周期値Ｔｎから第２
の周期値Ｔｍに変更する場合に、設定値ＭについてＭ／
Ｔｍの除算を行う基数変換回路２０１を設け、補数値
（−Ｔｍ）を印加するＣＯＭＰ信号入力端を加算器２２
に設けて複数基準発振器用タイミング発生器を構成す
る。また、第１基数ｎと、第２基数ｍの差分値を累積す
る差分アキュムレータ５１を設け、当該差分アキュムレ
ータ５１で生成された累積値のＴｎ未満値を累積するフ
ェイズアキュムレータ５２を設ける。そして、当該差分
アキュムレータ５１のキャリー出力信号により２値シフ
ト動作し、当該フェイズアキュムレータ５２のキャリー
出力信号によりホールド動作するカウンタ５３を設けて
構成しても良い。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置のタイ
ミング発生器に関し、特に、源発の周波数を定める基準
発振器の周波数に変更が生じた場合でも、タイミングデ
ータの変更無しで使用することのできるタイミング発生
器に関する。
ミング発生器に関し、特に、源発の周波数を定める基準
発振器の周波数に変更が生じた場合でも、タイミングデ
ータの変更無しで使用することのできるタイミング発生
器に関する。
【０００２】
【従来の技術】半導体試験装置に用いられるタイミング
発生器の従来例を図１０に示す。図１０に示すように、
周期発生部２は、基準発振器２０の発振周波数に基づい
て、パターン発生器１により設定された周期値メモリの
データの通りに、テスタ周期（ＲＡ）を発生する。遅延
発生部３は、このテスタ周期毎に、タイミングメモリ３
１に設定されたデータの通りに、遅延信号を発生する。
そして、この遅延信号は、遅延波形整形部３８で所望の
波形に整形し、ピンエレクトロニクス３９で所望の振幅
波形を与えて、ＤＵＴ４に印加される。この遅延発生部
３は、ＤＵＴ４に必要なチャンネル数が用意される。
発生器の従来例を図１０に示す。図１０に示すように、
周期発生部２は、基準発振器２０の発振周波数に基づい
て、パターン発生器１により設定された周期値メモリの
データの通りに、テスタ周期（ＲＡ）を発生する。遅延
発生部３は、このテスタ周期毎に、タイミングメモリ３
１に設定されたデータの通りに、遅延信号を発生する。
そして、この遅延信号は、遅延波形整形部３８で所望の
波形に整形し、ピンエレクトロニクス３９で所望の振幅
波形を与えて、ＤＵＴ４に印加される。この遅延発生部
３は、ＤＵＴ４に必要なチャンネル数が用意される。
【０００３】一般に、タイミング発生器で、カウンタを
用いて基準発振信号を分周する場合、カウンタのＬＳＢ
の重み、すなわちカウンタの分解能と基準発振信号の周
期を一致させれば、カウンタ１個で実現が可能である。
しかし、基準発振信号の周期未満を取り扱うには、フェ
イズアキュームレータと組み合わせて、補完データを発
生しながら用いられる。
用いて基準発振信号を分周する場合、カウンタのＬＳＢ
の重み、すなわちカウンタの分解能と基準発振信号の周
期を一致させれば、カウンタ１個で実現が可能である。
しかし、基準発振信号の周期未満を取り扱うには、フェ
イズアキュームレータと組み合わせて、補完データを発
生しながら用いられる。
【０００４】図１０に加算器２２とカウンタ２５等によ
るフェイズアキュームレータの構成例を示す。周期発生
部２では、基準発振周波数をｆＨｚとすると、カウンタ
の周期分解能はＴ（ｓｅｃ）＝１／ｆとなるので、Ｔｓ
ｅｃ未満の周期値（Ｆ）は加算器２２で累積加算を行
い、その累積値がＴｓｅｃ以上なら、キャリーを発生
し、このキャリーによりカウンタ２５の一致出力を遅延
回路２６で遅延処理を行い、テスタ周期（ＲＡ）を発生
している。
るフェイズアキュームレータの構成例を示す。周期発生
部２では、基準発振周波数をｆＨｚとすると、カウンタ
の周期分解能はＴ（ｓｅｃ）＝１／ｆとなるので、Ｔｓ
ｅｃ未満の周期値（Ｆ）は加算器２２で累積加算を行
い、その累積値がＴｓｅｃ以上なら、キャリーを発生
し、このキャリーによりカウンタ２５の一致出力を遅延
回路２６で遅延処理を行い、テスタ周期（ＲＡ）を発生
している。
【０００５】遅延発生部３では、周期発生部２から、テ
スタ周期（ＲＡ）と、ＲＭＤ値すなわち、 ＲＭＤ＝ｍｏｄ（累積値／Ｔ） で示される端数値を受け取る。そして、テスタ周期（Ｒ
Ａ）で、タイミングメモリ３１からカウンタ３５へデー
タを読み込む。このとき、Ｔｓｅｃ未満の値は加算器３
２でＲＭＤ値と加算を行い、その結果がＴｓｅｃ以上な
らキャリーを発生し、そのキャリーにより遅延回路３６
でカウンタ３５の一致出力を遅延させ、その出力信号を
微小遅延回路３７で微小遅延データの値だけ遅らせて取
り出す。そして、遅延波形整形部３８とピンエレクトロ
ニクス３９を通してＤＵＴ４に印加する。
スタ周期（ＲＡ）と、ＲＭＤ値すなわち、 ＲＭＤ＝ｍｏｄ（累積値／Ｔ） で示される端数値を受け取る。そして、テスタ周期（Ｒ
Ａ）で、タイミングメモリ３１からカウンタ３５へデー
タを読み込む。このとき、Ｔｓｅｃ未満の値は加算器３
２でＲＭＤ値と加算を行い、その結果がＴｓｅｃ以上な
らキャリーを発生し、そのキャリーにより遅延回路３６
でカウンタ３５の一致出力を遅延させ、その出力信号を
微小遅延回路３７で微小遅延データの値だけ遅らせて取
り出す。そして、遅延波形整形部３８とピンエレクトロ
ニクス３９を通してＤＵＴ４に印加する。
【０００６】図１１に加算器１２２とカウンタ１２５等
によるフェイズアキュームレータの他の構成例を示す。
基準発振周波数をｆｎＨｚとすると、カウンタの周期分
解能はＴｎ（ｓｅｃ）＝１／ｆｎとなるので、Ｔｎｓｅ
ｃ未満の周期値は加算器１２２で累積加算を行い、その
累積値がＴｎｓｅｃ以上なら、キャリーを発生し、この
キャリーによりカウンタ１２５でホールド動作を行う。
カウンタ１２５の出力信号は一致検出１３６を通り、遅
延回路１３７で端数値だけ遅延させ、タイミング信号Ｓ
として取り出している。
によるフェイズアキュームレータの他の構成例を示す。
基準発振周波数をｆｎＨｚとすると、カウンタの周期分
解能はＴｎ（ｓｅｃ）＝１／ｆｎとなるので、Ｔｎｓｅ
ｃ未満の周期値は加算器１２２で累積加算を行い、その
累積値がＴｎｓｅｃ以上なら、キャリーを発生し、この
キャリーによりカウンタ１２５でホールド動作を行う。
カウンタ１２５の出力信号は一致検出１３６を通り、遅
延回路１３７で端数値だけ遅延させ、タイミング信号Ｓ
として取り出している。
【０００７】上述の従来のタイミング発生器に於いて、
基準発振周波数がＴｎからＴｍに変更が生じる場合があ
る。これは、基準発振器の発振周波数が微妙に相違する
複数の半導体試験装置に、共通なタイミングデータを設
定して使用したい場合等に生じる。この場合、カウンタ
１２５や加算器１２２に設定されるデータの重みづけが
変わってしまうために、ソフトウェアで設定する周期値
メモリ２１やタイミングメモリ３１の値を基準発振器の
周波数が変わる毎に変更しなければならなくなる。すな
わち、 ＴＤＡＴｍ＝（ＴＤＡＴｎ×Ｔｎ）／Ｔｍ の演算処理が必要となることになる。これは、タイミン
グ発振器の基準発振周波数を変更するとソフトウェアの
互換が保てないことになり、大きな欠点である。
基準発振周波数がＴｎからＴｍに変更が生じる場合があ
る。これは、基準発振器の発振周波数が微妙に相違する
複数の半導体試験装置に、共通なタイミングデータを設
定して使用したい場合等に生じる。この場合、カウンタ
１２５や加算器１２２に設定されるデータの重みづけが
変わってしまうために、ソフトウェアで設定する周期値
メモリ２１やタイミングメモリ３１の値を基準発振器の
周波数が変わる毎に変更しなければならなくなる。すな
わち、 ＴＤＡＴｍ＝（ＴＤＡＴｎ×Ｔｎ）／Ｔｍ の演算処理が必要となることになる。これは、タイミン
グ発振器の基準発振周波数を変更するとソフトウェアの
互換が保てないことになり、大きな欠点である。
【０００８】
【発明が解決しようとする課題】この発明の目的はこれ
らの欠点を一掃し、フェイズアキュムレータの前段に基
数の変動に応じた補正部を設けて、源発の周波数を定め
る基準発振器の周波数に変更が生じた場合でも、タイミ
ングデータの変更無しで使用することのできるタイミン
グ発生器を提供することを目的とする。
らの欠点を一掃し、フェイズアキュムレータの前段に基
数の変動に応じた補正部を設けて、源発の周波数を定め
る基準発振器の周波数に変更が生じた場合でも、タイミ
ングデータの変更無しで使用することのできるタイミン
グ発生器を提供することを目的とする。
【０００９】
【課題を解決するための手段】データメモリ２１の設定
値に基づき、基準発振器２０の発振信号を分周するカウ
ンタ２５と、周期値未満の端数値を累積する加算器２２
を有するタイミング発生部２において、第１の基準発振
器２０の周期値Ｔｎから第２の基準発振器２０の周期値
Ｔｍに変更する場合に、設定値ＭについてＭ／Ｔｍの除
算を行う基数変換回路２０１を設ける。そして、補数値
（−Ｔｍ）を印加するＣＯＭＰ信号入力端を加算器２２
に設けて複数基準発振器用タイミング発生器を構成す
る。
値に基づき、基準発振器２０の発振信号を分周するカウ
ンタ２５と、周期値未満の端数値を累積する加算器２２
を有するタイミング発生部２において、第１の基準発振
器２０の周期値Ｔｎから第２の基準発振器２０の周期値
Ｔｍに変更する場合に、設定値ＭについてＭ／Ｔｍの除
算を行う基数変換回路２０１を設ける。そして、補数値
（−Ｔｍ）を印加するＣＯＭＰ信号入力端を加算器２２
に設けて複数基準発振器用タイミング発生器を構成す
る。
【００１０】次のように構成しても良い。データメモリ
２１の設定値に基づき、基準発振器２０の発振信号を分
周するカウンタ１２５と、周期値未満の端数値を累積す
る加算器１２２を有するタイミング発生部２において、
第１の基準発振器２０の周期値Ｔｎに対応する第１基数
ｎと、第２の基準発振器２０の周期値Ｔｍに対応する第
２基数ｍの差分値を累積する差分アキュムレータ５１を
設ける。そして、当該差分アキュムレータ５１で生成さ
れた累積値のＴｎ未満値を累積するフェイズアキュムレ
ータ５２を設ける。そして、当該差分アキュムレータ５
１のキャリー出力信号により２値シフト動作し、当該フ
ェイズアキュムレータ５２のキャリー出力信号によりホ
ールド動作するカウンタ５３を設けて複数基準発振器用
タイミング発生器を構成する。
２１の設定値に基づき、基準発振器２０の発振信号を分
周するカウンタ１２５と、周期値未満の端数値を累積す
る加算器１２２を有するタイミング発生部２において、
第１の基準発振器２０の周期値Ｔｎに対応する第１基数
ｎと、第２の基準発振器２０の周期値Ｔｍに対応する第
２基数ｍの差分値を累積する差分アキュムレータ５１を
設ける。そして、当該差分アキュムレータ５１で生成さ
れた累積値のＴｎ未満値を累積するフェイズアキュムレ
ータ５２を設ける。そして、当該差分アキュムレータ５
１のキャリー出力信号により２値シフト動作し、当該フ
ェイズアキュムレータ５２のキャリー出力信号によりホ
ールド動作するカウンタ５３を設けて複数基準発振器用
タイミング発生器を構成する。
【００１１】また、上述の加算器２２の構成として、次
のように構成しても良い。設定データ値と前回の出力値
とを入力信号とする第１加算器２２１を設ける。そし
て、当該第１加算器２２１の出力値と当該ＣＯＭＰ値と
を入力信号とする第２加算器２２２を設ける。そして、
当該第１加算器２２１のキャリー出力信号と当該第２加
算器２２２のキャリー出力信号とを印加するオアゲート
２２４を設ける。そして、当該オアゲート２２４の出力
信号により、当該第１加算器２２１の端数出力信号か当
該第２加算器２２２の端数出力信号かを選択出力するマ
ルチプレクサ２２３を設けて複数基準発振器用タイミン
グ発生器を構成する。
のように構成しても良い。設定データ値と前回の出力値
とを入力信号とする第１加算器２２１を設ける。そし
て、当該第１加算器２２１の出力値と当該ＣＯＭＰ値と
を入力信号とする第２加算器２２２を設ける。そして、
当該第１加算器２２１のキャリー出力信号と当該第２加
算器２２２のキャリー出力信号とを印加するオアゲート
２２４を設ける。そして、当該オアゲート２２４の出力
信号により、当該第１加算器２２１の端数出力信号か当
該第２加算器２２２の端数出力信号かを選択出力するマ
ルチプレクサ２２３を設けて複数基準発振器用タイミン
グ発生器を構成する。
【００１２】また、上述の各アキュムレータ部を使用し
て次のように構成しても良い。上述のアキュムレータ部
から成る、周期発生部２を設ける。そして、当該アキュ
ムレータ部から成る複数の遅延発生部３を設けて複数基
準発振器用タイミング発生器を構成する。
て次のように構成しても良い。上述のアキュムレータ部
から成る、周期発生部２を設ける。そして、当該アキュ
ムレータ部から成る複数の遅延発生部３を設けて複数基
準発振器用タイミング発生器を構成する。
【００１３】
【作用】基数変換回路２０１のレジスタには（Ｔｍ）を
設定し、ＣＯＭＰ信号には周期値Ｔｍの補数である（−
Ｔｍ）を設定しておく。加算器２２１では、ＲＭＤｎ−
１と周期値メモリ２１から読み出されたＴｍｓｅｃ未満
の値Ｆｍとの加算を行い、加算した値がＴｎｓｅｃ以上
になったときキャリーが発生する。加算器２２２では、
加算器２２１の演算結果ＤＡと補数値（−Ｔｍ）の加算
を行い、加算した値がＴｍ以上になったとき、キャリー
が発生する。ここで、加算器２２１又は加算器２２２の
キャリー（ＣＡｎ又はＣＢｎ）が発生した場合には、マ
ルチプレクサ２２３では加算器２２２の演算結果ＤＢが
選択され、発生しなかった場合には加算器２２１の演算
結果ＤＡが選択され、これがＲＭＤｎとなる。以上によ
り、この加算器は、基準発振周波数を任意に変更しても
ソフトウェアでメモリに設定する値は変更しなくて良
い。
設定し、ＣＯＭＰ信号には周期値Ｔｍの補数である（−
Ｔｍ）を設定しておく。加算器２２１では、ＲＭＤｎ−
１と周期値メモリ２１から読み出されたＴｍｓｅｃ未満
の値Ｆｍとの加算を行い、加算した値がＴｎｓｅｃ以上
になったときキャリーが発生する。加算器２２２では、
加算器２２１の演算結果ＤＡと補数値（−Ｔｍ）の加算
を行い、加算した値がＴｍ以上になったとき、キャリー
が発生する。ここで、加算器２２１又は加算器２２２の
キャリー（ＣＡｎ又はＣＢｎ）が発生した場合には、マ
ルチプレクサ２２３では加算器２２２の演算結果ＤＢが
選択され、発生しなかった場合には加算器２２１の演算
結果ＤＡが選択され、これがＲＭＤｎとなる。以上によ
り、この加算器は、基準発振周波数を任意に変更しても
ソフトウェアでメモリに設定する値は変更しなくて良
い。
【００１４】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１５】（実施例１）図１は本発明の１実施例を示
す複数基準発振器用タイミング発生器である。図１に示
すように、周期発生部２の周期値メモリ２１の前段に基
数変換回路２０１を設ける。そして、加算器２２の入力
段にＣＯＭＰ信号入力端を追加する。同様に、遅延発生
部３のタイミングメモリ３１の前段に基数変換回路３０
１を設ける。そして、加算器３２の入力段にＣＯＭＰ信
号入力端を追加する。
す複数基準発振器用タイミング発生器である。図１に示
すように、周期発生部２の周期値メモリ２１の前段に基
数変換回路２０１を設ける。そして、加算器２２の入力
段にＣＯＭＰ信号入力端を追加する。同様に、遅延発生
部３のタイミングメモリ３１の前段に基数変換回路３０
１を設ける。そして、加算器３２の入力段にＣＯＭＰ信
号入力端を追加する。
【００１６】ここで、基準発振器の発振周波数をｆｎか
らｆｍに変更する場合には、基数変換回路（２０１、３
０１）のレジスタに Ｔｍ＝１／ｆｍ を設定する。そして、加算器（２２、３２）のＣＯＭＰ
信号の値としてＴｍの補数である（−Ｔｍ）を設定す
る。
らｆｍに変更する場合には、基数変換回路（２０１、３
０１）のレジスタに Ｔｍ＝１／ｆｍ を設定する。そして、加算器（２２、３２）のＣＯＭＰ
信号の値としてＴｍの補数である（−Ｔｍ）を設定す
る。
【００１７】周期発生部２内の周期値メモリ２１に設定
値Ｍを設定する場合、周期値Ｍは基数変換回路２０１に
おいて除算（Ｍ／Ｔｍ）が行われて、商Ｉｍと余りＦｍ
として周期値メモリ２１に書き込まれる。この結果、カ
ウンタの周期分解能はＴｍとなるが、カウンタが読み込
む値もＴｍを基数としたＩｍとなり、加算器２２もＴｎ
ｓｅｃキャリーからＴｍｓｅｃキャリーを発生するよう
になる。同様に、遅延発生部３内のタイミングメモリ３
１に設定値Ｍ２を設定する場合、周期値Ｍ２は基数変換
回路３０１において除算（Ｍ２／Ｔｍ）が行われて、商
Ｉ２ｍと余りＦ２ｍとしてタイミングメモリ３１に書き
込まれる。従って、図１に示す構成をとれば、任意の周
波数の基準発振器を使用しても加算器と基数変換器のレ
ジスタに設定する値を変えるだけで良く、ソフトウェア
から設定する各メモリへの設定値を変更する必要がなく
なる。
値Ｍを設定する場合、周期値Ｍは基数変換回路２０１に
おいて除算（Ｍ／Ｔｍ）が行われて、商Ｉｍと余りＦｍ
として周期値メモリ２１に書き込まれる。この結果、カ
ウンタの周期分解能はＴｍとなるが、カウンタが読み込
む値もＴｍを基数としたＩｍとなり、加算器２２もＴｎ
ｓｅｃキャリーからＴｍｓｅｃキャリーを発生するよう
になる。同様に、遅延発生部３内のタイミングメモリ３
１に設定値Ｍ２を設定する場合、周期値Ｍ２は基数変換
回路３０１において除算（Ｍ２／Ｔｍ）が行われて、商
Ｉ２ｍと余りＦ２ｍとしてタイミングメモリ３１に書き
込まれる。従って、図１に示す構成をとれば、任意の周
波数の基準発振器を使用しても加算器と基数変換器のレ
ジスタに設定する値を変えるだけで良く、ソフトウェア
から設定する各メモリへの設定値を変更する必要がなく
なる。
【００１８】図２に、図１の周期発生部２における加算
器２２の構成例を示す。図２に示すように、この加算器
２２は、２段の加算器（２２１、２２２）と１つのマル
チプレクサ２２３から成っている。
器２２の構成例を示す。図２に示すように、この加算器
２２は、２段の加算器（２２１、２２２）と１つのマル
チプレクサ２２３から成っている。
【００１９】はじめに、基準発振器の発振周波数がｆｎ
である場合には、ＣＯＭＰ信号には”０”を設定し、基
数変換器２０１のレジスタにも”０”を設定しておく。
加算器２２１では、ＲＭＤｎ−１と周期値メモリ２１か
ら読み出されたＴｎｓｅｃ未満の値Ｆｎとの加算を行
い、加算した値がＴｎｓｅｃ以上になったときキャリー
が発生する。加算器２２２では、ＣＯＭＰが”０”なの
で、加算は行われないので各演算器の端数値について、
ＤＡ＝ＤＢが成り立つ。そして加算器２２１でキャリー
が発生しない場合にはマルチプレクサ２２３によりＤＡ
の値が選択される。以上の動作を論理式を用いると次式
で表すことができる。 ＲＭＤｎ＝ＤＡｎ Ｃａｒｒｙ＝ＣＡｎ また、次式を満たしている。 ＲＭＤｎ＝Ｆｎ＋ＲＭＤｎ−１
である場合には、ＣＯＭＰ信号には”０”を設定し、基
数変換器２０１のレジスタにも”０”を設定しておく。
加算器２２１では、ＲＭＤｎ−１と周期値メモリ２１か
ら読み出されたＴｎｓｅｃ未満の値Ｆｎとの加算を行
い、加算した値がＴｎｓｅｃ以上になったときキャリー
が発生する。加算器２２２では、ＣＯＭＰが”０”なの
で、加算は行われないので各演算器の端数値について、
ＤＡ＝ＤＢが成り立つ。そして加算器２２１でキャリー
が発生しない場合にはマルチプレクサ２２３によりＤＡ
の値が選択される。以上の動作を論理式を用いると次式
で表すことができる。 ＲＭＤｎ＝ＤＡｎ Ｃａｒｒｙ＝ＣＡｎ また、次式を満たしている。 ＲＭＤｎ＝Ｆｎ＋ＲＭＤｎ−１
【００２０】次に、基準発振器の発振周波数がｆｎから
ｆｍに変わった場合の動作を示す。ＣＯＭＰ信号には周
期値Ｔｍの補数である（−Ｔｍ）を設定し、基数変換回
路２０１のレジスタには（Ｔｍ）を設定しておく。加算
器２２１では、ＲＭＤｎ−１と周期値メモリ２１から読
み出されたＴｍｓｅｃ未満の値Ｆｍとの加算を行い、加
算した値がＴｎｓｅｃ以上になったときキャリーが発生
する。加算器２２２では、加算器２２１の演算結果ＤＡ
と補数値（−Ｔｍ）の加算を行い、加算した値がＴｍ以
上になったとき、キャリーが発生する。ここで、加算器
２２１又は加算器２２２のキャリー（ＣＡｎ又はＣＢ
ｎ）が発生した場合には、マルチプレクサ２２３では加
算器２２２の演算結果ＤＢが選択され、発生しなかった
場合には加算器２２１の演算結果ＤＡが選択され、これ
がＲＭＤｎとなる。以上の動作を論理式を用いると次式
で表すことができる。 ＲＭＤｎ＝（ＣＡｎ＋ＣＢｎ）・ＤＢｎ＋（＊ＣＡｎ＋
＊ＣＢｎ）・ＤＡｎ Ｃａｒｒｙ＝ＣＡｎ＋ＣＢｎ ここで、＊印は反転信号を表す。また、次式を満たして
いる。 ＲＭＤｎ＝Ｆｍ＋ＲＭＤｎ−１−Ｔｍ （Ｆｍ＋ＲＭＤ
ｎ−１≧Ｔｍの場合） ＲＭＤｎ＝Ｆｍ＋ＲＭＤｎ−１ （Ｆｍ＋ＲＭＤ
ｎ−１＜Ｔｍの場合） ＣａｒｒｙはＦｍ＋ＲＭＤｎ−１≧Ｔｍの場合に発生す
る。以上により、この加算器は、基準発振周波数を任意
に変更してもソフトウェアでメモリに設定する値は変更
しなくて良い。
ｆｍに変わった場合の動作を示す。ＣＯＭＰ信号には周
期値Ｔｍの補数である（−Ｔｍ）を設定し、基数変換回
路２０１のレジスタには（Ｔｍ）を設定しておく。加算
器２２１では、ＲＭＤｎ−１と周期値メモリ２１から読
み出されたＴｍｓｅｃ未満の値Ｆｍとの加算を行い、加
算した値がＴｎｓｅｃ以上になったときキャリーが発生
する。加算器２２２では、加算器２２１の演算結果ＤＡ
と補数値（−Ｔｍ）の加算を行い、加算した値がＴｍ以
上になったとき、キャリーが発生する。ここで、加算器
２２１又は加算器２２２のキャリー（ＣＡｎ又はＣＢ
ｎ）が発生した場合には、マルチプレクサ２２３では加
算器２２２の演算結果ＤＢが選択され、発生しなかった
場合には加算器２２１の演算結果ＤＡが選択され、これ
がＲＭＤｎとなる。以上の動作を論理式を用いると次式
で表すことができる。 ＲＭＤｎ＝（ＣＡｎ＋ＣＢｎ）・ＤＢｎ＋（＊ＣＡｎ＋
＊ＣＢｎ）・ＤＡｎ Ｃａｒｒｙ＝ＣＡｎ＋ＣＢｎ ここで、＊印は反転信号を表す。また、次式を満たして
いる。 ＲＭＤｎ＝Ｆｍ＋ＲＭＤｎ−１−Ｔｍ （Ｆｍ＋ＲＭＤ
ｎ−１≧Ｔｍの場合） ＲＭＤｎ＝Ｆｍ＋ＲＭＤｎ−１ （Ｆｍ＋ＲＭＤ
ｎ−１＜Ｔｍの場合） ＣａｒｒｙはＦｍ＋ＲＭＤｎ−１≧Ｔｍの場合に発生す
る。以上により、この加算器は、基準発振周波数を任意
に変更してもソフトウェアでメモリに設定する値は変更
しなくて良い。
【００２１】図３に周波数がｆ’Ｈｚの時のタイミング
チャートを示す。加算器２２１のキャリー（ＣＡ）は演
算結果がＴｓｅｃ（＝１／ｆ）以上の時に発生し、加算
器２２２のキャリー（ＣＢ）は演算結果がＴ’ｓｅｃ
（＝１／ｆ’）以上のときに発生する。そして、加算器
２２１、２２２のどちらでもキャリーが発生しない場合
には、加算器２２１の演算結果ＤＡがＲＭＤとなり、カ
ウンターの一致出力がそのままテスタ周期ＲＡとなる。
また、加算器２２１、２２２のどちらかでキャリーが発
生した場合には、加算器２２１の演算結果ＤＡからＴ’
ｓｅｃ引かれた値がＲＭＤとなり、カウンタの一致出力
が遅延回路によってＴ’ｓｅｃ周期分だけ遅れて、テス
タ周期ＲＡとなる。
チャートを示す。加算器２２１のキャリー（ＣＡ）は演
算結果がＴｓｅｃ（＝１／ｆ）以上の時に発生し、加算
器２２２のキャリー（ＣＢ）は演算結果がＴ’ｓｅｃ
（＝１／ｆ’）以上のときに発生する。そして、加算器
２２１、２２２のどちらでもキャリーが発生しない場合
には、加算器２２１の演算結果ＤＡがＲＭＤとなり、カ
ウンターの一致出力がそのままテスタ周期ＲＡとなる。
また、加算器２２１、２２２のどちらかでキャリーが発
生した場合には、加算器２２１の演算結果ＤＡからＴ’
ｓｅｃ引かれた値がＲＭＤとなり、カウンタの一致出力
が遅延回路によってＴ’ｓｅｃ周期分だけ遅れて、テス
タ周期ＲＡとなる。
【００２２】（実施例２）図４は発明の他の実施例を示
す複数基準発振器用タイミング発生器である。図４に示
すように、第１基数ｎと第２基数ｍの基準クロックの差
分を累積する差分アキュムレータ５１を設ける。そし
て、当該差分アキュムレータ５１で生成されたｍｏｄ値
を累積するフェイズアキュムレータ５２を設ける。そし
て、それらの出力値で制御されるカウンタ５３を設け
る。
す複数基準発振器用タイミング発生器である。図４に示
すように、第１基数ｎと第２基数ｍの基準クロックの差
分を累積する差分アキュムレータ５１を設ける。そし
て、当該差分アキュムレータ５１で生成されたｍｏｄ値
を累積するフェイズアキュムレータ５２を設ける。そし
て、それらの出力値で制御されるカウンタ５３を設け
る。
【００２３】図４の構成は、基準周波数ｆｍＨｚ（Ｔｍ
＝１／ｆｍ）で動作するタイミング発生器すなわち基数
ｍのタイミング発生器であり、基数ｎのデータ（ＴＤＡ
Ｔｎ）をそのまま使用して、タイミング発生を行う例を
示す。但し、ここではｎ＜ｍの場合の実施例を示す。な
おｎ≧ｍの場合についても同様な回路で実現できる。
＝１／ｆｍ）で動作するタイミング発生器すなわち基数
ｍのタイミング発生器であり、基数ｎのデータ（ＴＤＡ
Ｔｎ）をそのまま使用して、タイミング発生を行う例を
示す。但し、ここではｎ＜ｍの場合の実施例を示す。な
おｎ≧ｍの場合についても同様な回路で実現できる。
【００２４】まず、基数ｎのＴＤＡＴｎは、その基数ｎ
以上の重み付けの部分、すなわちＴｎ以上の部分Ｉがカ
ウンタ５３へ印加され、その基数ｎ未満の部分Ｆが差分
アキュムレータ５１に印加される。差分アキュムレータ
５１は、基数ｎと基数ｍの基準クロックの差分を累積
し、その累積値をｄとしたとき、 Ｆ−ｄ＜０ となったときにボロー出力を発生し、カウンタ５３の値
を”１”減じる。ここでカウンタ５３はダウンカウンタ
で構成しているものとする。つまり、カウンタ５３は通
常−１ダウンを行っているが、このボロー条件の時のみ
−２ダウンを行い、差分によるずれを補正する。
以上の重み付けの部分、すなわちＴｎ以上の部分Ｉがカ
ウンタ５３へ印加され、その基数ｎ未満の部分Ｆが差分
アキュムレータ５１に印加される。差分アキュムレータ
５１は、基数ｎと基数ｍの基準クロックの差分を累積
し、その累積値をｄとしたとき、 Ｆ−ｄ＜０ となったときにボロー出力を発生し、カウンタ５３の値
を”１”減じる。ここでカウンタ５３はダウンカウンタ
で構成しているものとする。つまり、カウンタ５３は通
常−１ダウンを行っているが、このボロー条件の時のみ
−２ダウンを行い、差分によるずれを補正する。
【００２５】図５に差分アキュムレータ５１での差分動
作の例を示す。基数ｎでは、 Ｉ（ｎ）＋Ｆ（ｎ）＝Ｔｎ×４＋Ｆ（ｎ） で表されている。もし、これをそのまま基数ｍで使用す
れば目的とは違うタイミングを発生してしまう。そこ
で、基数ｍの基準タイミング毎に差分ｄを補正してゆけ
ば、次のように正しく発生することができる。 （１）：Ｆ（ｎ）−ｄ≧０ （２）：Ｆ（ｎ）−ｄ−ｄ≧０ （３）：Ｆ（ｎ）−ｄ−ｄ−ｄ＜０ （４）：カウンタは（３）でボローを受けてさらに”
１”減じるため、 終了している。 これは、 ＴＤＡＴｍ×Ｔｍ＝ＴＤＡＴｎ×Ｔｎ＝ＴＤＡＴｎ×
（Ｔｍ−ｄ）＝ＴＤＡＴｎ×Ｔｍ−ＴＤＡＴｎ×ｄ であることからも明らかである。
作の例を示す。基数ｎでは、 Ｉ（ｎ）＋Ｆ（ｎ）＝Ｔｎ×４＋Ｆ（ｎ） で表されている。もし、これをそのまま基数ｍで使用す
れば目的とは違うタイミングを発生してしまう。そこ
で、基数ｍの基準タイミング毎に差分ｄを補正してゆけ
ば、次のように正しく発生することができる。 （１）：Ｆ（ｎ）−ｄ≧０ （２）：Ｆ（ｎ）−ｄ−ｄ≧０ （３）：Ｆ（ｎ）−ｄ−ｄ−ｄ＜０ （４）：カウンタは（３）でボローを受けてさらに”
１”減じるため、 終了している。 これは、 ＴＤＡＴｍ×Ｔｍ＝ＴＤＡＴｎ×Ｔｎ＝ＴＤＡＴｎ×
（Ｔｍ−ｄ）＝ＴＤＡＴｎ×Ｔｍ−ＴＤＡＴｎ×ｄ であることからも明らかである。
【００２６】次に、フェイズアキュムレータ５２は、差
分アキュムレータ５１で生成されたＦ（ｍ）を累積する
動作を行う。図６は、フェイズアキュムレータ５２での
累積値の様子を示す。連続して信号発生を行う場合に、
基数ｍの基準クロックからの補完データＰ（ｍ）を生成
する。このＰ（ｍ）は、基数ｍ未満の時間データ、すな
わち基数ｍの基準クロックの周期Ｔｍ未満の時間データ
である。このとき、累積値Ｐ（ｍ）が基数ｍ以上になる
毎に、すなわち基数ｍのキャリー信号発生毎にカウンタ
５３をホールドさせ、カウンタの動作を１基準クロック
分遅らせる。
分アキュムレータ５１で生成されたＦ（ｍ）を累積する
動作を行う。図６は、フェイズアキュムレータ５２での
累積値の様子を示す。連続して信号発生を行う場合に、
基数ｍの基準クロックからの補完データＰ（ｍ）を生成
する。このＰ（ｍ）は、基数ｍ未満の時間データ、すな
わち基数ｍの基準クロックの周期Ｔｍ未満の時間データ
である。このとき、累積値Ｐ（ｍ）が基数ｍ以上になる
毎に、すなわち基数ｍのキャリー信号発生毎にカウンタ
５３をホールドさせ、カウンタの動作を１基準クロック
分遅らせる。
【００２７】カウンタ５３の出力信号は一致検出回路１
３６に印加し、一致検出回路１３６で一致が取れたらタ
イミング信号Ｓを出力する。また、そのときのフェイズ
アキュムレータ５２の出力も補完データＲＭＤとして出
力する。上述のように、基数ｎのデータをそのまま使用
して、周波数ｆｍＨｚ（Ｔｍ＝１／ｆｍ）で動作するタ
イミング発生器を実現できる。
３６に印加し、一致検出回路１３６で一致が取れたらタ
イミング信号Ｓを出力する。また、そのときのフェイズ
アキュムレータ５２の出力も補完データＲＭＤとして出
力する。上述のように、基数ｎのデータをそのまま使用
して、周波数ｆｍＨｚ（Ｔｍ＝１／ｆｍ）で動作するタ
イミング発生器を実現できる。
【００２８】図７に、カウンタ５３をダウンカウンタで
構成した実施例を示す。一般に、タイミングデータＴＤ
ＡＴｎは基数ｎに関して、ｎ以上のビットとｎ未満のビ
ットで示すことができる。図８に、基数ｎのタイミング
データＴＤＡＴｎのビット配置例を示す。このＴＤＡＴ
ｎの上位Ｌビットがカウンタ５３へ設定され、下位ｋビ
ットが差分アキュムレータ５１へ設定される。
構成した実施例を示す。一般に、タイミングデータＴＤ
ＡＴｎは基数ｎに関して、ｎ以上のビットとｎ未満のビ
ットで示すことができる。図８に、基数ｎのタイミング
データＴＤＡＴｎのビット配置例を示す。このＴＤＡＴ
ｎの上位Ｌビットがカウンタ５３へ設定され、下位ｋビ
ットが差分アキュムレータ５１へ設定される。
【００２９】差分アキュムレータ５１のレジスタ５１１
には基数ｎとｍとの差分ｄの補数を設定しておく。ま
た、フェイズアキュムレータ５２のレジスタ５２１には
基数ｍのキャリーを発生するためにｍの補数を設定して
おく。
には基数ｎとｍとの差分ｄの補数を設定しておく。ま
た、フェイズアキュムレータ５２のレジスタ５２１には
基数ｍのキャリーを発生するためにｍの補数を設定して
おく。
【００３０】図９に、本実施例２による動作例をタイミ
ングチャートで示す。スタート信号がタイミング信号Ｓ
により印加される。ＴＤＡＴｎはＩ（ｎ）＝４ｉｎｔと
し、Ｆ（ｎ）＝２ｆｒａｃとする。基数ｎとｍとの差分
はｄ＝１ｆｒａｃとする。この場合、補完データＲＭＤ
とタイミング信号Ｓを図示のように発生する。
ングチャートで示す。スタート信号がタイミング信号Ｓ
により印加される。ＴＤＡＴｎはＩ（ｎ）＝４ｉｎｔと
し、Ｆ（ｎ）＝２ｆｒａｃとする。基数ｎとｍとの差分
はｄ＝１ｆｒａｃとする。この場合、補完データＲＭＤ
とタイミング信号Ｓを図示のように発生する。
【００３１】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。フェイズアキュ
ムレータの前段に基数の変動に応じた補正部を設けて、
源発の周波数を定める基準発振器の周波数に変更が生じ
た場合でも、タイミングデータの変更無しで使用するこ
とのできるタイミング発生器を提供できた。
いるので、次に記載する効果を奏する。フェイズアキュ
ムレータの前段に基数の変動に応じた補正部を設けて、
源発の周波数を定める基準発振器の周波数に変更が生じ
た場合でも、タイミングデータの変更無しで使用するこ
とのできるタイミング発生器を提供できた。
【図１】本発明の１実施例を示す複数基準発振器用タイ
ミング発生器である。
ミング発生器である。
【図２】周期発生部２における加算器２２の構成例を示
す。
す。
【図３】周波数がｆ’Ｈｚの時のタイミングチャートを
示す。
示す。
【図４】発明の他の実施例を示す複数基準発振器用タイ
ミング発生器である。
ミング発生器である。
【図５】差分アキュムレータ５１での差分動作の例を示
す。
す。
【図６】フェイズアキュムレータ５２での累積値の様子
を示す。
を示す。
【図７】カウンタ５３をダウンカウンタで構成した実施
例を示す。
例を示す。
【図８】基数ｎのタイミングデータＴＤＡＴｎのビット
配置例を示す。
配置例を示す。
【図９】本実施例２による動作例をタイミングチャート
で示す。
で示す。
【図１０】加算器２２とカウンタ２５等によるフェイズ
アキュームレータの構成例を示す
アキュームレータの構成例を示す
【図１１】加算器１２２とカウンタ１２５等によるフェ
イズアキュームレータの他の構成例を示す。
イズアキュームレータの他の構成例を示す。
１ パターン発生器 ２ 周期発生部 ３ 遅延発生部 ４ ＤＵＴ ２０ 基準発振器 ２１ 周期値メモリ ２２、３２、１２２、２２１、２２２ 加算器 ２３、２４、３３、３４、１２３ フリップフ
ロップ ２５、３５、５３、１２５ カウンタ ２６、３６ 遅延回路 ３１ タイミングメモリ ３７ 微小遅延回路 ３８ 遅延波形整形部 ３９ ピンエレクトロニクス ５１ 差分アキュムレータ ５２ フェイズアキュムレータ ２０１、３０１ 基数変換回路 ２２３ マルチプレクサ ２２４ オアゲート
ロップ ２５、３５、５３、１２５ カウンタ ２６、３６ 遅延回路 ３１ タイミングメモリ ３７ 微小遅延回路 ３８ 遅延波形整形部 ３９ ピンエレクトロニクス ５１ 差分アキュムレータ ５２ フェイズアキュムレータ ２０１、３０１ 基数変換回路 ２２３ マルチプレクサ ２２４ オアゲート
Claims (4)
- 【請求項１】 データメモリ（２１）の設定値に基づ
き、基準発振器（２０）の発振信号を分周するカウンタ
（２５）と、周期値未満の端数値を累積する加算器（２
２）を有するタイミング発生部（２）において、 第１の基準発振器（２０）の周期値Ｔｎから第２の基準
発振器（２０）の周期値Ｔｍに変更する場合に、設定値
ＭについてＭ／Ｔｍの除算を行う基数変換回路（２０
１）を設け、 補数値（−Ｔｍ）を印加するＣＯＭＰ信号入力端を加算
器（２２）に設け、たことを特徴とする複数基準発振器
用タイミング発生器。 - 【請求項２】 データメモリ（２１）の設定値に基づ
き、基準発振器（２０）の発振信号を分周するカウンタ
（１２５）と、周期値未満の端数値を累積する加算器
（１２２）を有するタイミング発生部（２）において、 第１の基準発振器（２０）の周期値Ｔｎに対応する第１
基数ｎと、第２の基準発振器（２０）の周期値Ｔｍに対
応する第２基数ｍの差分値を累積する差分アキュムレー
タ（５１）を設け、 当該差分アキュムレータ（５１）で生成された累積値の
Ｔｎ未満値を累積するフェイズアキュムレータ（５２）
を設け、 当該差分アキュムレータ（５１）のキャリー出力信号に
より２値シフト動作し、当該フェイズアキュムレータ
（５２）のキャリー出力信号によりホールド動作するカ
ウンタ（５３）を設け、たことを特徴とする複数基準発
振器用タイミング発生器。 - 【請求項３】 当該加算器（２２）の構成として、 設定データ値と前回の出力値とを入力信号とする第１加
算器（２２１）と、 当該第１加算器（２２１）の出力値と当該ＣＯＭＰ値と
を入力信号とする第２加算器（２２２）と、 当該第１加算器（２２１）のキャリー出力信号と当該第
２加算器（２２２）のキャリー出力信号とを印加するオ
アゲート（２２４）を設け、 当該オアゲート（２２４）の出力信号により、当該第１
加算器（２２１）の端数出力信号か当該第２加算器（２
２２）の端数出力信号かを選択出力するマルチプレクサ
（２２３）を設けた請求項１記載の複数基準発振器用タ
イミング発生器。 - 【請求項４】 請求項１、２又は３記載のアキュムレー
タ部から成る、周期発生部（２）を設け、 当該アキュムレータ部から成る複数の遅延発生部（３）
を設け、て構成したことを特徴とする複数基準発振器用
タイミング発生器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25435494A JP3524967B2 (ja) | 1994-09-22 | 1994-09-22 | 複数基準発振器用タイミング発生器 |
| DE19611194A DE19611194C2 (de) | 1994-09-22 | 1996-03-21 | Taktgenerator für mehrere Referenztakte |
| US08/620,102 US5903745A (en) | 1994-09-22 | 1996-03-21 | Timing generator for plural reference clocks |
| US09/121,976 US6058486A (en) | 1994-09-22 | 1998-07-24 | Timing generator for plural reference clock frequencies |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25435494A JP3524967B2 (ja) | 1994-09-22 | 1994-09-22 | 複数基準発振器用タイミング発生器 |
| DE19611194A DE19611194C2 (de) | 1994-09-22 | 1996-03-21 | Taktgenerator für mehrere Referenztakte |
| US08/620,102 US5903745A (en) | 1994-09-22 | 1996-03-21 | Timing generator for plural reference clocks |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0894725A true JPH0894725A (ja) | 1996-04-12 |
| JP3524967B2 JP3524967B2 (ja) | 2004-05-10 |
Family
ID=27216051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25435494A Expired - Fee Related JP3524967B2 (ja) | 1994-09-22 | 1994-09-22 | 複数基準発振器用タイミング発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5903745A (ja) |
| JP (1) | JP3524967B2 (ja) |
| DE (1) | DE19611194C2 (ja) |
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| WO2007013578A1 (ja) * | 2005-07-29 | 2007-02-01 | Advantest Corporation | タイミング発生器及び半導体試験装置 |
| WO2007013577A1 (ja) * | 2005-07-29 | 2007-02-01 | Advantest Corporation | タイミング発生器及び半導体試験装置 |
| KR101991052B1 (ko) * | 2018-03-22 | 2019-06-19 | 주식회사 네오셈 | 에프피지에이 서데스 로직을 이용한 실시간 고속 고정밀 타이밍 발생기 |
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1994
- 1994-09-22 JP JP25435494A patent/JP3524967B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-21 US US08/620,102 patent/US5903745A/en not_active Expired - Fee Related
- 1996-03-21 DE DE19611194A patent/DE19611194C2/de not_active Expired - Fee Related
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| KR101991052B1 (ko) * | 2018-03-22 | 2019-06-19 | 주식회사 네오셈 | 에프피지에이 서데스 로직을 이용한 실시간 고속 고정밀 타이밍 발생기 |
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| Publication number | Publication date |
|---|---|
| JP3524967B2 (ja) | 2004-05-10 |
| DE19611194C2 (de) | 1999-09-30 |
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