JPH0936713A

JPH0936713A - 周波数逓倍装置

Info

Publication number: JPH0936713A
Application number: JP7188723A
Authority: JP
Inventors: Kazunari Aoyama; 一成青山; Tomohiro Tamaoki; 智広玉置
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1995-07-25
Filing date: 1995-07-25
Publication date: 1997-02-07

Abstract

(57)【要約】【目的】基準クロックの位相に同期し、かつ逓倍化さ
れた周波数を発生させる装置を単純なディジタル回路の
みで構成する。【構成】遅延回路１は基準クロックを次々に遅延して
いき、各ゲート毎にディレイ信号として出力する。位相
比較器２はディレイ信号の位相と基準クロックの位相と
を比較して検出値を出力する。除算回路３は検出値と必
要な逓倍数から一定の計算を行う。セレクタ回路４は除
算回路３の計算値に基づいてディレイ信号を選択し出力
する。逓倍化演算回路５は基準クロックとセレクタ回路
４で選択され出力されたディレイ信号との複数の排他的
論理和をとる。これにより入力信号の位相に同期した、
かつ逓倍化された周波数を発生させる。よってこのよう
なディジタル回路で構成することにより安定性が高く、
高い周波数まで動作させることが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は基準クロックの位相に同
期し、かつ逓倍化された周波数を必要とする装置に使用
される周波数逓倍装置に関し、特にディジタル回路のみ
で構成された周波数逓倍装置に関する。

【０００２】

【従来の技術】基準クロックの位相に同期したｎ逓倍の
信号を得るためには、電圧制御発振器（ＶＣＯ）または
リング発振器などから発信させた出力信号をＰＬＬ（Ｐ
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ）によりコントロー
ルする必要がある。

【０００３】

【発明が解決しようとする課題】しかし、ＶＣＯを使用
したＰＬＬでは基準クロックの位相に同期したｎ逓倍の
信号を得るために、リアルタイムに正確にフィードバッ
クコントロールしなければならず複雑な回路構成や精度
の高い部品が必要である。また、リング発振器を使用し
たＰＬＬは高い周波数を安定して得られない問題があ
り、さらにＰＬＬが提供されるゲートアレイシリーズの
種類が少ない上、プリミティブなセルで構成されていな
いためマクロでのサポートに限定されていた。

【０００４】本発明はこのような点に鑑みてなされたも
のであり、単純なディジタル回路のみで構成され、高い
周波数まで動作させることができる周波数逓倍装置を提
供することを目的とする。

【０００５】

【課題を解決するための手段】本発明では上記課題を解
決するために、基準クロックの位相に同期した所定の逓
倍数の周波数を発生させる周波数逓倍装置において、複
数の遅延素子を直列に接続し、前記基準クロックを入力
して各々の遅延素子からディレイ信号を出力する遅延回
路と、前記基準クロックの位相と前記ディレイ信号の位
相とを互いに比較して、前記基準クロックの１周期の時
間に相当する遅延時間分の前記遅延素子の個数を検出値
として出力する位相比較器と、前記検出値と前記所定の
逓倍数とから逓倍に必要な前記ディレイ信号に対応する
数値を計算し、その数値を出力する除算回路と、前記デ
ィレイ信号の中から前記数値に対応した前記ディレイ信
号を出力するセレクタ回路と、前記基準クロックと前記
セレクタ回路から出力された前記ディレイ信号とを論理
演算して前記所定の逓倍数の周波数を発生させる逓倍化
演算回路とを有することを特徴とする周波数逓倍装置が
提供される。

【０００６】

【作用】遅延回路は基準クロックを次々に遅延してい
き、遅延素子である各ゲート毎にディレイ信号として出
力する。位相比較器はディレイ信号の位相と基準クロッ
クの位相とを互いに比較して、基準クロックの１周期の
時間に相当するディレイ時間分のゲートの個数を検出す
る。除算回路はこの検出値と必要な逓倍数から一定の計
算を行い、その計算値をセレクタ回路に出力する。セレ
クタ回路には遅延回路からのディレイ信号が入力され
る。そして入力された複数のディレイ信号の中から除算
回路の計算値に基づいたディレイ信号を選択して出力す
る。逓倍化演算回路は基準クロックとセレクタ回路で選
択され出力されたディレイ信号との複数の排他的論理和
をとり、基準クロックのｎ逓倍の周波数を出力をする。

【０００７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本願発明の概念図である。周波数逓倍装
置は遅延回路１と、位相比較器２と、除算回路３と、セ
レクタ回路４と、逓倍化演算回路５とで構成されてい
る。

【０００８】遅延回路１は複数の遅延素子が直列接続さ
れた回路である。遅延素子はＬＳＩ内の最小の論理機能
を持つセルで構成されたゲートであり、基準クロックｆ
ｉが入力されて次々に遅延していく。そして各ゲート毎
にディレイ信号として出力される。例えば、ディレイ信
号ＤＬ１はゲートＧ１が持つディレイ時間分だけ基準ク
ロックｆｉより遅延した信号である。ディレイ信号ＤＬ
２はゲートＧ１とゲートＧ２が持つディレイ時間分だけ
基準クロックｆｉより遅延した信号である。以下同様に
遅延回路１内にゲートがｋ個あるならば、ディレイ信号
ＤＬｋはゲートＧ１・・・Ｇｋが持つディレイ時間分だ
け基準クロックｆｉより遅延した信号である。このよう
な構成で基準クロックｆｉは次々に遅延されてディレイ
信号ＤＬ１、ＤＬ２、・・・ＤＬｋとして出力される。

【０００９】位相比較器２はディレイ信号ＤＬ１・・・
ＤＬｋのそれぞれの位相と基準クロックｆｉの位相とを
互いに比較して、基準クロックｆｉの１周期の時間に相
当する遅延時間分のゲートの個数ｍを検出する。例え
ば、基準クロックｆｉの１周期の時間が５００〔ｎｓｅ
ｃ〕でゲート１個の遅延時間が１０〔ｎｓｅｃ〕とする
とｍ＝５０である。

【００１０】除算回路３は（ｎ−１）ｍ／２ｎの計算を
行う。ここでｎは必要な逓倍数の値を表し、この計算結
果である数値をセレクタ回路４のセレクト端子ＳＴ１、
ＳＴ２、・・・ＳＴｎ−１に入力する。セレクト端子Ｓ
Ｔ１、ＳＴ２、・・・ＳＴｎ−１は入力信号から必要な
信号を選択して出力するための制御端子である。

【００１１】セレクタ回路４には遅延回路１からのディ
レイ信号ＤＬ１・・・ＤＬｋが入力される。そしてセレ
クタ回路４は入力された複数のディレイ信号の中から除
算回路３の計算値に基づいたディレイ信号を選択して出
力する。

【００１２】逓倍化演算回路５は基準クロックｆｉとセ
レクタ回路４で選択され出力されたディレイ信号との排
他的論理和をとり、基準クロックｆｉのｎ逓倍の周波数
ｆＯを出力をする。

【００１３】次に位相比較器２と、除算回路３と、セレ
クタ回路４と、逓倍化演算回路５についてそれぞれ詳し
く説明する。図２は位相比較器２の詳細な内部構成を示
す図である。位相比較器２はフリップフロップＦ０とブ
ロックＢ１、Ｂ２、・・・Ｂｍ−１、Ｂｍ、・・・Ｂｋ
とで構成される。基準クロックｆｉはフリップフロップ
Ｆ０のＤ入力端子とＣＫ端子に入力される。また、基準
クロックｆｉは各ブロック内のフリップフロップＦ１、
Ｆ２、・・・Ｆｍ−１、Ｆｍ、・・・ＦｋのＤ入力端子
にもそれぞれ入力される。そしてフリップフロップＦ
１、Ｆ２、・・・Ｆｍ−１、Ｆｍ、・・・ＦｋのＣＫ入
力端子にディレイ信号ＤＬ１、ＤＬ２、・・・ＤＬｍ−
１、ＤＬｍ、・・・ＤＬｋがそれぞれ入力される。

【００１４】次にブロックＢ１・・・Ｂｋは全く同じ構
成であるので、ブロックを構成する部分には各ブロック
に対応した符号を付けて、Ｂ１の内部構成のみを説明す
る。まず、フリップフロップＦ０のＱ出力がブロックＢ
１内のインバータゲートＮＴ１の入力端子に接続され
る。インバータゲートＮＴ１の出力端子はアンドゲート
ＡＤ１の入力端子に接続される。また、フリップフロッ
プＦ１のＱ出力がアンドゲートＡＤ１の入力端子に接続
される。そして、ブロックＢ１内のフリップフロップＦ
１のＱ出力は次段のブロックＢ２のインバータゲートＮ
Ｔ２に入力される。以下、ブロックＢｋまでこのような
回路が同様に構成されていてアンドゲートＡＤ１・・・
ＡＤｋの出力は除算回路３に接続される。

【００１５】次にブロック内の動作を説明する。各ブロ
ックは基準クロックｆｉの立ち上がりを検出している。
これは基準クロックｆｉとディレイ信号ＤＬ１・・・Ｄ
Ｌｋの中のいずれかのディレイ信号の位相が一致すると
ブロック内のアンドゲートＡＤから“Ｈ”が出力され、
一致しない場合は“Ｌ”が出力されるようになってい
る。この図の例ではブロックＢｍ内のアンドゲートＡＤ
ｍの出力が“Ｈ”となり、その他の出力は“Ｌ”であ
る。つまりこれはディレイ信号ＤＬｍの位相と基準クロ
ックｆｉの位相とが一致したことを表している例であ
る。

【００１６】このことを図３のタイムチャートを使って
さらに説明する。図３は位相比較器２において基準クロ
ックｆｉとディレイ信号との関係を示すタイムチャート
である。（Ａ）は基準クロックｆｉとディレイ信号ＤＬ
１との位相が一致しない場合である。（Ｂ）は基準クロ
ックｆｉとディレイ信号ＤＬｍとの位相が一致した場合
である。

【００１７】まず（Ａ）では、フリップフロップＦ１の
Ｄ入力端子に基準クロックｆｉの“Ｈ”が入力される。
そしてこの時、ＣＫ端子に基準クロックｆｉより時間ｔ
だけ遅延したディレイ信号ＤＬ１の立ち上がりが入力さ
れる。よってフリップフロップＦ１のＱ出力は“Ｈ”を
出力する。また、フリップフロップＦ０のＤ入力端子と
ＣＫ端子に同じ基準クロックｆｉが入力されている。さ
らにＱ出力はインバータゲートＮＴ１に接続されている
のでインバータゲートＮＴ１の出力は“Ｌ”となる。よ
ってアンドゲートＡＤ１の出力は“Ｌ”となる。

【００１８】次に（Ｂ）では、ブロックＢｍ−１内のフ
リップフロップＦｍ−１のＤ入力端子に基準クロックｆ
ｉの“Ｌ”が入力される。そしてこの時、ＣＫ端子に基
準クロックｆｉより時間ｔｍ−１だけ遅延したディレイ
信号ＤＬｍ−１の立ち上がりが入力される。フリップフ
ロップＦｍ−１のＱ出力はブロックＢｍ内のインバータ
ゲートＮＴｍに接続されているのでインバータゲートＮ
Ｔｍの出力は“Ｈ”となる。これがアンドゲートＡＤｍ
の入力端子に接続されている。また，ブロックＢｍ内の
フリップフロップＦｍでは基準クロックｆｉとディレイ
信号ＤＬｍとの位相が一致したので、このフリップフロ
ップＦｍのＱ出力は“Ｈ”となる。これがアンドゲート
ＡＤｍのもう１つの入力端子に接続されている。よって
アンドゲートＡＤｍは“Ｈ”を出力する。

【００１９】以上のようにして基準クロックｆｉの１周
期の時間に相当する遅延時間分のゲートの個数ｍを検出
している。またこの検出値ｍは固定された値ではなく、
環境条件の変化等により遅延回路１内のゲートが持つ遅
延時間が変化した場合でも常にそれに応じたｍを検出し
ている。

【００２０】図４は除算回路３とセレクタ回路４の内部
構成を示す図である。除算回路３の内部には除算回路Ｊ
１、Ｊ２・・・Ｊｎ−１が、セレクタ回路４の内部には
セレクタ回路Ｓ１、Ｓ２、・・・Ｓｎ−１が構成され
る。位相検出器２の出力である検出値ｍは除算回路Ｊ
１、Ｊ２・・・Ｊｎ−１に入力される。また、セレクタ
回路Ｓ１、Ｓ２、・・・Ｓｎ−１のデータ入力には各セ
レクタ回路毎にディレイ信号ＤＬ１、ＤＬ２、・・・Ｄ
Ｌｋが入力される。そして除算回路Ｊ１、Ｊ２・・・Ｊ
ｎ−１の出力はそれぞれセレクタ回路Ｓ１、Ｓ２、・・
・Ｓｎ−１のセレクト端子ＳＴ１、ＳＴ２、・・・ＳＴ
ｎ−１に入力されて必要なディレイ信号が選択される。
そしてセレクタ回路Ｓ１、Ｓ２、・・・Ｓｎ−１の出力
ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｎ−１は逓倍化演算
回路５に入力される。

【００２１】除算回路Ｊ１、Ｊ２・・・Ｊｎ−１では位
相検出器２の出力である検出値ｍを得て、（ｎ−１）ｍ
／２ｎの計算が行われる。すなわち除算回路Ｊ１ではｍ
／２ｎ、除算回路Ｊ２では２ｍ／２ｎ、最後の除算回路
Ｊｎ−１では（ｎ−１）ｍ／２ｎの計算が行われる。こ
の除算の結果は、割り切れない場合でも整数値に換算さ
れる。そしてこの除算回路３の計算値からセレクタ回路
４においてディレイ信号が選択される。例えば除算回路
Ｊ１での計算結果が３で除算回路Ｊ２での計算結果が７
であったとすると、セレクタ回路Ｓ１はディレイ信号Ｄ
Ｌ３をＯＵＴ１として、セレクタ回路Ｓ２はディレイ信
号ＤＬ７をＯＵＴ２としてそれぞれ逓倍化演算回路５へ
出力する。

【００２２】図５は逓倍化演算回路５において逓倍周波
数を生成するタイムチャートである。この図は検出値ｍ
が２４，つまり基準クロックｆｉと位相が一致したディ
レイ信号がＤＬ２４であった場合である。そして、ｎが
４である４逓倍の周波数が生成される場合のタイムチャ
ートを示している。つまり１周期Ｔ０である基準クロッ
クｆｉから１周期Ｔ０／４である４逓倍波形ｆＯが生成
されている。

【００２３】まず、ｍ＝２４、ｎ＝４だから（ｎ−１）
ｍ／２ｎは整数値になる。除算回路Ｊ１では１・２４／
２・４＝３、除算回路Ｊ２では２・２４／２・４＝６、
除算回路Ｊ３では３・２４／２・４＝９と計算される。
よってこれらの計算値により、セレクタ回路Ｓ１はディ
レイ信号ＤＬ３（ＯＵＴ１）を、セレクタ回路Ｓ２はデ
ィレイ信号ＤＬ６（ＯＵＴ２）を、セレクタ回路Ｓ３は
ディレイ信号ＤＬ９（ＯＵＴ３）を逓倍化演算回路５に
出力する。そして逓倍化演算回路５は基準クロックｆｉ
とディレイ信号ＤＬ３とＤＬ６及びＤＬ９との複数の排
他的論理和をとる。すなわち入力に“Ｈ”が奇数個あれ
ば出力は“Ｈ”であり、入力に“Ｈ”が偶数個あれば出
力は“Ｌ”となる。例えば区間Ｔ１では基準クロックｆ
ｉが“Ｈ”、ディレイ信号ＤＬ３とＤＬ６及びＤＬ９が
“Ｌ”であるからその排他的論理和の値は“Ｈ”であ
る。また、区間Ｔ２では基準クロックｆｉとディレイ信
号ＤＬ３が“Ｈ”、ディレイ信号ＤＬ６とＤＬ９が
“Ｌ”であるからその排他的論理和の値は“Ｌ”であ
る。よって、このような演算により４逓倍波形ｆＯが生
成される。

【００２４】図６も図５と同様に逓倍化演算回路５にお
ける逓倍周波数を生成するタイムチャートであるが、こ
の図は検出値ｍが２８、つまり基準クロックｆｉ_-1と位
相が一致したディレイ信号がＤＬ２８であった場合であ
る。そして、ｎが４である４逓倍の周波数が生成される
タイムチャートを示している。つまり１周期Ｔ３である
基準クロックｆｉ_-1から１周期Ｔ３／４である４逓倍波
形ｆＯ_-1が生成されている。

【００２５】まず、ｍ＝２８、ｎ＝４だからこの場合
（ｎ−１）ｍ／２ｎは整数値にならない。除算回路Ｊ１
では１・２８／２・４＝３．５、除算回路Ｊ２では２・
２８／２・４＝７．０、除算回路Ｊ３では３・２８／２
・４＝１０．５と計算される。このように割り切れない
場合は、除算回路は端数部分を切り捨てることにより整
数値にする。すなわち３、７、１０とする。よってこれ
らの計算値により、セレクタ回路Ｓ１はディレイ信号Ｄ
Ｌ３_-1（ＯＵＴ１）を、セレクタ回路Ｓ２はディレイ信
号ＤＬ７（ＯＵＴ２）を、セレクタ回路Ｓ３はディレイ
信号ＤＬ１０（ＯＵＴ３）を逓倍化演算回路５に出力す
る。逓倍化演算回路５は基準クロックｆｉ _-1とディレイ
信号ＤＬ３_-1とＤＬ７及びＤＬ１０との複数の排他的論
理和をとる。複数の排他的論理和演算については上述し
たので説明は省く。よってこのような演算により４逓倍
波形ｆＯ_-1が生成される。

【００２６】

【発明の効果】以上説明したように本発明では、直列に
接続された遅延素子で構成された遅延回路を使用し、遅
延回路に入力した基準クロックを複数のディレイ信号と
して出力した。そして基準クロックと複数のディレイ信
号との位相を比較して、遅延素子の個数を決定する回路
を単純なディジタル回路で構成した。これにより安定性
が高く、高い周波数まで動作させることができる、基準
クロックの位相に同期したｎ逓倍の信号を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の周波数逓倍装置の原理ブロック図であ
る。

【図２】位相比較器の詳細な内部構成を示す図である。

【図３】位相比較器において基準クロックとディレイ信
号との関係を示すタイムチャートである。

【図４】除算回路とセレクタ回路の内部構成を示す図で
ある。

【図５】逓倍化演算回路において、逓倍周波数を生成す
るタイムチャートであり、（ｎ−１）ｍ／２ｎが整数の
場合である。

【図６】逓倍化演算回路において、逓倍周波数を生成す
るタイムチャートであり、（ｎ−１）ｍ／２ｎが整数に
ならない場合である。

【符号の説明】

１遅延回路２位相比較器３除算回路４セレクタ回路５逓倍化演算回路

Claims

【特許請求の範囲】

【請求項１】基準クロックの位相に同期した所定の逓
倍数の周波数を発生させる周波数逓倍装置において、複数の遅延素子を直列に接続し、前記基準クロックを入
力して各々の遅延素子からディレイ信号を出力する遅延
回路と、前記基準クロックの位相と前記ディレイ信号の位相とを
互いに比較して、前記基準クロックの１周期の時間に相
当する遅延時間分の前記遅延素子の個数を、検出値とし
て出力する位相比較器と、前記検出値と前記所定の逓倍数とから逓倍に必要な前記
ディレイ信号に対応する数値を計算し、その数値を出力
する除算回路と、前記ディレイ信号の中から前記数値に対応した前記ディ
レイ信号を出力するセレクタ回路と、前記基準クロックと前記セレクタ回路から出力された前
記ディレイ信号とを論理演算して前記所定の逓倍数の周
波数を発生させる逓倍化演算回路と、を有することを特徴とする周波数逓倍装置。
【請求項２】前記遅延素子はＬＳＩ内の最小の論理機
能を持つセルで構成されることを特徴とする請求項１記
載の周波数逓倍装置。
【請求項３】前記除算回路は前記数値が整数値になら
ない場合は、整数値に換算することを特徴とする請求項
１記載の周波数逓倍装置。
【請求項４】前記逓倍化演算回路は排他的論理和演算
を行うことを特徴とする請求項１記載の周波数逓倍装
置。