JP2004012175A - Ｐｌｌ内蔵回路の評価方法、ｐｌｌ内蔵回路の評価システム、及びｐｌｌ内蔵回路 - Google Patents
Ｐｌｌ内蔵回路の評価方法、ｐｌｌ内蔵回路の評価システム、及びｐｌｌ内蔵回路 Download PDFInfo
- Publication number
- JP2004012175A JP2004012175A JP2002162614A JP2002162614A JP2004012175A JP 2004012175 A JP2004012175 A JP 2004012175A JP 2002162614 A JP2002162614 A JP 2002162614A JP 2002162614 A JP2002162614 A JP 2002162614A JP 2004012175 A JP2004012175 A JP 2004012175A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pattern
- pll
- built
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】テストパターン数を増やすことなく、評価結果の信頼性を高くできるＰＬＬ内蔵回路の評価方法、評価システム、及びＰＬＬ内蔵回路を提供する。
【解決手段】テスト装置４２が、印加パターンＰ１とこれに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを準備する。システムクロックに同期してテスト装置２から印加パターンＰ１を出力し、分周器３により印加パターンの周期をＭ／Ｎに分周し、Ｍ／Ｎに分周された印加パターンＰ４をＰＬＬ内蔵回路４に入力し、ＰＬＬ内蔵回路４から出力された出力パターンＰ３をテスト装置２に入力する。ここで、出力パターンＰ３の周波数がシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定する。テスト装置２は、出力パターンＰ３を期待パターンと照合することによって、ＰＬＬ内蔵回路４の評価を行う。
【選択図】 図１
【解決手段】テスト装置４２が、印加パターンＰ１とこれに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを準備する。システムクロックに同期してテスト装置２から印加パターンＰ１を出力し、分周器３により印加パターンの周期をＭ／Ｎに分周し、Ｍ／Ｎに分周された印加パターンＰ４をＰＬＬ内蔵回路４に入力し、ＰＬＬ内蔵回路４から出力された出力パターンＰ３をテスト装置２に入力する。ここで、出力パターンＰ３の周波数がシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定する。テスト装置２は、出力パターンＰ３を期待パターンと照合することによって、ＰＬＬ内蔵回路４の評価を行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）に関し、特に、ＰＬＬ内蔵回路の評価方法、ＰＬＬ内蔵回路の評価システム、及び分周器を内蔵したＰＬＬ内蔵回路に関するものである。
【０００２】
【従来の技術】
図１０は、従来のＰＬＬ内蔵回路４４の評価方法を説明するためのブロック図である。また、図１１は、従来のＰＬＬ内蔵回路４４の評価方法を説明するためのタイムチャートであり、図１２は、従来のＰＬＬ内蔵回路４４の評価方法の他の例を説明するためのタイムチャートである。
【０００３】
図１０に示されるテスト装置４２は、テスト時に出力する印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置４２は、所定の周波数のシステムクロックに基づいて動作する。図１０に示されるＰＬＬ内蔵回路４４は、ＰＬＬ（位相同期ループ）回路４５及びＦ／Ｆ（フリップフロップ）回路４６を備えている。
【０００４】
テスト時には、テスト装置４２は、システムクロックに同期して印加パターンＰ１をＰＬＬ内蔵回路４４に入力する。ＰＬＬ内蔵回路４４のＰＬＬ回路４５は、システムクロックの周波数のＮ倍のスピードで動作するため、パターンＰ２は印加パターンＰ１の周波数のＮ倍の周波数で切り替わり、Ｆ／Ｆ回路４６の出力パターンＰ３も印加パターンＰ１の周波数のＮ倍の周波数で切り替わる。ＰＬＬ内蔵回路４４からの出力パターンＰ３を受け取ったテスト装置４２は、出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路４４の評価を行う。
【０００５】
図１１に示される評価方法においては、テスト装置４２から出力される印加パターンＰ１の１フェーズに１回のタイミング（図１１のＣＡＲＥ）で出力パターンＰ３を期待パターンと照合（ケア）する。
【０００６】
図１２に示される評価方法においては、テスト装置４２から出力される印加パターンＰ１の１フェーズに４回のタイミング（図１２のＣＡＲＥ）で出力パターンＰ３を期待パターンと照合（ケア）する。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１１に示される評価方法の場合には、印加パターンＰ１の１フェーズに対して出力パターンＰ３は４回変化するが、ケアは１フェーズに１回しか行われず、出力パターンＰ３の数の１／４しかケアを行っていないので、評価結果の信頼性が低い。また、図１１に示される評価方法では、ケアは出力パターンＰ３の数の１／４しか行っていないので、ＰＬＬ内蔵回路４４のスピード評価やアクセスタイム評価等の評価ができない。
【０００８】
また、図１２に示される評価方法の場合には、印加パターンＰ１の１フェーズに対して４回のケアを行っているが、テストパターン（印加パターンＰ１と期待パターンとの組み合わせ）の数が図１１の評価方法の場合の４倍になり、その結果、テスト時間もＮ倍になる。
【０００９】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、テストパターン数を増やすことなく、評価結果の信頼性が高く、種々の特性評価ができるＰＬＬ内蔵回路の評価方法、ＰＬＬ内蔵回路の評価システム、及びＰＬＬ内蔵回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係るＰＬＬ内蔵回路の評価方法は、所定の周波数のシステムクロックに基づいて動作するテスト装置が、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持し、前記システムクロックに同期して前記テスト装置が印加パターンを出力し、分周器により印加パターンの周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周し、Ｍ／Ｎに分周された印加パターンを被テストデバイスであるＰＬＬ内蔵回路に入力し、前記ＰＬＬ内蔵回路から出力された出力パターンを前記テスト装置に入力し、前記テスト装置が、前記出力パターンを前記期待パターンと照合することによって、前記ＰＬＬ内蔵回路の評価を行う評価方法であり、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１１】
また、他の発明に係るＰＬＬ内蔵回路の評価方法は、所定の周波数のシステムクロックに基づいて動作するテスト装置が、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持し、前記システムクロックに同期して前記テスト装置から印加パターンを出力し、被テストデバイスであるＰＬＬ内蔵回路に内蔵された分周器により前記印加パターンの周期をＭ／Ｎに分周し、Ｍ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路のＰＬＬ回路に入力し、前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記テスト装置が、前記出力パターンを前記期待パターンと照合することによって、前記ＰＬＬ内蔵回路の評価を行う評価方法であり、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１２】
また、他の発明に係るＰＬＬ内蔵回路の評価システムは、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置と、前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎに分周して被テストデバイスであるＰＬＬ内蔵回路に入力する分周器とを備え、前記分周器によりＭ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路に入力したときに前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記出力パターンを前記期待パターンと照合することによって前記ＰＬＬ内蔵回路の評価を行う評価システムであって、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１３】
また、他の発明に係るＰＬＬ内蔵回路の評価システムは、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置と、被テストデバイスであるＰＬＬ内蔵回路に内蔵され、前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎに分周して前記ＰＬＬ内蔵回路のＰＬＬ回路に入力する分周器とを備え、前記分周器によりＭ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路のＰＬＬ回路に入力したときに前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記出力パターンを前記期待パターンと照合することによって前記ＰＬＬ内蔵回路の評価を行う評価システムであって、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１４】
また、他の発明に係るＰＬＬ内蔵回路は、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置により評価されるものであって、ＰＬＬ回路と、前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎに分周して前記ＰＬＬ回路に入力する分周器とを備え、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定可能なように前記分周器を構成したものである。
【００１５】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）４の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。また、図２は、第１の実施形態に係るＰＬＬ内蔵回路４の評価方法を説明するためのタイムチャートである。
【００１６】
第１の実施形態に係るＰＬＬ内蔵回路４の評価方法は、図１に示される評価システム１により実行される。評価システム１は、テスト装置２と、１／Ｎ分周器３とから構成される。
【００１７】
テスト装置２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置２は、所定の周波数のシステムクロックに基づいて動作する。
【００１８】
１／Ｎ分周器３は、システムクロックに同期してテスト装置２から出力された印加パターンＰ１の周期を１／Ｎ（Ｎは正の整数）に分周して印加パターンＰ４とし、被テストデバイスであるＰＬＬ内蔵回路４に入力する。ここで、Ｎの値は、ＰＬＬ内蔵回路４から出力される出力パターンＰ３の周波数がテスト装置２のシステムクロックの周波数に一致するように、設定する。
【００１９】
また、ＰＬＬ内蔵回路４は、ＰＬＬ（位相同期ループ）回路５及びＦ／Ｆ（フリップフロップ）回路６を備えている。ＰＬＬ回路５はＮ逓倍の信号Ｐ２を出力する。Ｆ／Ｆ回路６は、ＰＬＬ回路５から出力された信号Ｐ２と同じ周波数の出力パターンＰ３を出力する。第１の実施形態においては、Ｎ＝４である。ただし、Ｎは４以外の整数（例えば、２，３，５，６，…のいずれか）にすることもできる。
【００２０】
テスト時には、テスト装置２は、システムクロックに同期して印加パターンＰ１を出力し、１／Ｎ分周器３は、印加パターンＰ１を１／Ｎに分周して印加パターンＰ４として、ＰＬＬ内蔵回路４に入力する。ＰＬＬ内蔵回路４のＰＬＬ回路５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路６からの出力パターンＰ３がテスト装置２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路４からの出力パターンＰ３を受け取ったテスト装置２は、図２にＣＡＲＥで示すタイミングで出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路４の評価を行う。
【００２１】
以上説明したように、第１の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期を１／Ｎに分周して印加パターンＰ４にしてＰＬＬ内蔵回路４に印加し、ＰＬＬ内蔵回路４からの出力パターンＰ３の周波数をテスト装置２のシステムクロックの周波数に一致させているので、テスト装置２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路４からの出力パターンＰ３の各周期について評価（図２のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路４の評価結果の信頼性を向上させることができる。
【００２２】
また、第１の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期を１／Ｎに分周してＰＬＬ内蔵回路４に印加し、ＰＬＬ内蔵回路４からの出力パターンＰ３の周波数をテスト装置２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００２３】
第２の実施形態
図３は、本発明の第２の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）１４の評価方法（又はこの評価方法を実施する評価システム又はこの評価方法を可能にするＰＬＬ内蔵回路）を説明するためのブロック図である。また、図４は、第２の実施形態に係るＰＬＬ内蔵回路１４の評価方法を説明するためのタイムチャートである。
【００２４】
第２の実施形態に係るＰＬＬ内蔵回路１４の評価方法は、図３に示される評価システム１１により実行される。評価システム１１は、テスト装置１２と、ＰＬＬ内蔵回路１４に内蔵された１／Ｎ分周器１３とから構成される。
【００２５】
テスト装置１２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置１２は、所定の周波数のシステムクロックに基づいて動作する。
【００２６】
ＰＬＬ内蔵回路１４に内蔵された１／Ｎ分周器１３は、システムクロックに同期してテスト装置１２から出力された印加パターンＰ１の周期を１／Ｎ（Ｎは正の整数）に分周して印加パターンＰ４とし、ＰＬＬ回路１５に入力する。ここで、Ｎの値は、ＰＬＬ内蔵回路１４から出力される出力パターンＰ３の周波数がテスト装置１２のシステムクロックの周波数に一致するように、設定する。
【００２７】
また、ＰＬＬ内蔵回路１４は、ＰＬＬ回路１５と、Ｆ／Ｆ回路１６と、入力ライン選択回路１８とを備えている。入力ライン選択回路１８は、その出力信号（即ち、ＰＬＬ回路１５に入力される信号）テスト時には１／Ｎ分周器１３を経由した信号とし、実動作時には１／Ｎ分周器１３を経由しない信号とする。入力ライン選択回路１８は、端子１７に入力される選択信号に従って、ＰＬＬ回路１５に入力される信号を切り換える。また、ＰＬＬ回路１５はＮ逓倍の信号を出力する。Ｆ／Ｆ回路１６は、ＰＬＬ回路１５から出力された信号Ｐ２と同じ周波数の出力パターンＰ３を出力する。第２の実施形態においては、Ｎ＝４である。ただし、Ｎは４以外の整数（例えば、２，３，５，６，…のいずれか）にすることもできる。
【００２８】
テスト時には、テスト装置１２は、システムクロックに同期して印加パターンＰ１を出力し、ＰＬＬ内蔵回路１４に内蔵された１／Ｎ分周器１３は、印加パターンＰ１を１／Ｎに分周して印加パターンＰ４として、ＰＬＬ回路１５に入力する。ＰＬＬ回路１５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路１６からの出力パターンＰ３がテスト装置１２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路１４からの出力パターンＰ３を受け取ったテスト装置１２は、図４にＣＡＲＥで示すタイミングで出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路１４の評価を行う。
【００２９】
以上説明したように、第２の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期を１／Ｎに分周して印加パターンＰ４にしてＰＬＬ回路１５に印加し、ＰＬＬ内蔵回路１４からの出力パターンＰ３の周波数をテスト装置１２のシステムクロックの周波数に一致させているので、テスト装置１２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路１４からの出力パターンＰ３の各周期について評価（図４のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路１４の評価結果の信頼性を向上させることができる。
【００３０】
また、第２の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期を１／Ｎに分周してＰＬＬ回路１５に印加し、ＰＬＬ内蔵回路１４からの出力パターンＰ３の周波数をテスト装置１２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００３１】
また、第２の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路１４が分周器１３を内蔵しているので、従来のテスト環境（図１０のテスト装置４２）を変更することなく、ＰＬＬ内蔵回路の評価結果の信頼性を向上及びテスト時間の短縮を図ることができ、また、スピード評価やアクセスタイム評価等の様々な評価を容易にすることができる。
【００３２】
第３の実施形態
図５は、本発明の第３の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）２４の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。また、図６は、第３の実施形態に係るＰＬＬ内蔵回路２４の評価方法を説明するためのタイムチャートであり、図７は、第３の実施形態に係るＰＬＬ内蔵回路２４の評価方法の他の例を説明するためのタイムチャートである。
【００３３】
第３の実施形態に係るＰＬＬ内蔵回路２４の評価方法は、図５に示される評価システム２１により実行される。評価システム２１は、テスト装置２２と、Ｍ／Ｎ分周器２３とから構成される。
【００３４】
テスト装置２２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置２２は、所定の周波数のシステムクロックに基づいて動作する。
【００３５】
Ｍ／Ｎ分周器２３は、システムクロックに同期してテスト装置２２から出力された印加パターンＰ１の周期をＭ／Ｎ（Ｍ及びＮのぞれぞれは正の整数）に分周して印加パターンＰ４とし、被テストデバイスであるＰＬＬ内蔵回路２４に入力する。ここで、Ｍ及びＮの値は、ＰＬＬ内蔵回路２４から出力される出力パターンＰ３の周波数がテスト装置２２のシステムクロックの周波数に一致するように、設定する。
【００３６】
また、ＰＬＬ内蔵回路２４は、ＰＬＬ回路２５及びＦ／Ｆ回路２６を備えている。ＰＬＬ回路２５はＮ逓倍の信号を出力する。Ｆ／Ｆ回路２６は、ＰＬＬ回路２５で生成されたクロックの１／Ｍ分周で動作する。図６においては、Ｍ＝２、Ｎ＝４である。また、図７においては、Ｍ＝３、Ｎ＝４である。ただし、Ｍ及びＮは他の整数にすることもできる。
【００３７】
テスト時には、テスト装置２２は、システムクロックに同期して印加パターンＰ１を出力し、Ｍ／Ｎ分周器２３は、印加パターンＰ１をＭ／Ｎに分周して印加パターンＰ４として、ＰＬＬ内蔵回路２４に入力する。ＰＬＬ内蔵回路２４のＰＬＬ回路２５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路２６で１／Ｍ分周された出力パターンＰ３がテスト装置２２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路２４からの出力パターンＰ３を受け取ったテスト装置２２は、図６にＣＡＲＥで示すタイミング又は図７にＣＡＲＥで示すタイミングで出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路２４の評価を行う。
【００３８】
以上説明したように、第３の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期をＭ／Ｎに分周して印加パターンＰ４にしてＰＬＬ内蔵回路２４に印加し、ＰＬＬ内蔵回路２４からの出力パターンＰ３の周波数をテスト装置２２のシステムクロックの周波数に一致させているので、テスト装置２２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路２４からの出力パターンＰ３の各周期について評価（図６又は図７のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路２４の評価結果の信頼性を向上させることができる。
【００３９】
また、第３の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期をＭ／Ｎに分周してＰＬＬ内蔵回路２４に印加し、ＰＬＬ内蔵回路２４からの出力パターンＰ３の周波数をテスト装置２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００４０】
第４の実施形態
図８は、本発明の第４の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）３４の評価方法（又はこの評価方法を実施する評価システム又はこの評価方法を可能にするＰＬＬ内蔵回路）を説明するためのブロック図である。また、図９は、第４の実施形態に係るＰＬＬ内蔵回路３４の評価方法を説明するためのタイムチャートである。
【００４１】
第４の実施形態に係るＰＬＬ内蔵回路３４の評価方法は、図８に示される評価システム３１により実行される。評価システム３１は、テスト装置３２と、ＰＬＬ内蔵回路３４に内蔵されたＭ／Ｎ分周器３３とから構成される。
【００４２】
テスト装置３２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置３２は、所定の周波数のシステムクロックに基づいて動作する。
【００４３】
ＰＬＬ内蔵回路３４に内蔵されたＭ／Ｎ分周器３３は、システムクロックに同期してテスト装置３２から出力された印加パターンＰ１の周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周して印加パターンＰ４とし、ＰＬＬ回路３５に入力する。ここで、Ｍ及びＮの値は、ＰＬＬ内蔵回路３４から出力される出力パターンＰ３の周波数がテスト装置３２のシステムクロックの周波数に一致するように、設定する。
【００４４】
また、ＰＬＬ内蔵回路３４は、ＰＬＬ回路３５と、Ｆ／Ｆ回路３６と、入力ライン選択回路３８とを備えている。入力ライン選択回路３８は、その出力信号（即ち、ＰＬＬ回路３５に入力される信号）を、テスト時には１／Ｎ分周器３３を経由した信号とし、実動作時には１／Ｎ分周器３３を経由しない信号とする。入力ライン選択回路３８は、端子３７に入力される選択信号に従って、ＰＬＬ回路３５に入力される信号を切り換える。また、ＰＬＬ回路３５はＮ逓倍の信号を出力する。Ｆ／Ｆ回路３６は、ＰＬＬ回路３５で生成されたクロックの１／Ｍ分周で動作する。図９においては、Ｍ＝２、Ｎ＝４である。ただし、Ｍ及びＮは他の整数にすることもできる。
【００４５】
テスト時には、テスト装置３２は、システムクロックに同期して印加パターンＰ１を出力し、ＰＬＬ内蔵回路３４に内蔵されたＭ／Ｎ分周器３３は、印加パターンＰ１をＭ／Ｎに分周して印加パターンＰ４として、ＰＬＬ回路３５に入力する。ＰＬＬ回路３５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路３６からの出力パターンＰ３がテスト装置３２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路３４からの出力パターンＰ３を受け取ったテスト装置３２は、出力パターンＰ３を予め用意してある期待パターンと照合することによって、ＰＬＬ内蔵回路３４の評価を行う。
【００４６】
以上説明したように、第４の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期をＭ／Ｎに分周して印加パターンＰ４にしてＰＬＬ回路３５に印加し、ＰＬＬ内蔵回路３４からの出力パターンＰ３の周波数をテスト装置３２のシステムクロックの周波数に一致させているので、テスト装置３２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路３４からの出力パターンＰ３の各周期について評価（図９のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路３４の評価結果の信頼性を向上させることができる。
【００４７】
また、第４の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期をＭ／Ｎに分周してＰＬＬ回路３５に印加し、ＰＬＬ内蔵回路３４からの出力パターンＰ３の周波数をテスト装置３２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００４８】
また、第４の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路３４が分周器３３を内蔵しているので、従来のテスト環境（図１０のテスト装置４２）を変更することなく、ＰＬＬ内蔵回路の評価結果の信頼性を向上及びテスト時間の短縮を図ることができ、また、スピード評価やアクセスタイム評価等の様々な評価を容易にすることができる。
【００４９】
【発明の効果】
以上説明したように、請求項１に記載されたＰＬＬ内蔵回路の評価方法又は請求項３に記載されたＰＬＬ内蔵回路の評価システムによれば、印加パターンの周期をＭ／Ｎに分周してＰＬＬ内蔵回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、テスト装置による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路からの出力パターンの各周期について評価を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンの複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路の評価結果の信頼性を向上させることができる。
【００５０】
また、請求項１に記載されたＰＬＬ内蔵回路の評価方法又は請求項３に記載されたＰＬＬ内蔵回路の評価システムによれば、印加パターンの周期をＭ／Ｎに分周してＰＬＬ内蔵回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００５１】
また、請求項２に記載されたＰＬＬ内蔵回路の評価方法又は請求項４に記載されたＰＬＬ内蔵回路の評価システムによれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、テスト装置による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路からの出力パターンの各周期について評価を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンの複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路の評価結果の信頼性を向上させることができる。
【００５２】
また、請求項２に記載されたＰＬＬ内蔵回路の評価方法又は請求項４に記載されたＰＬＬ内蔵回路の評価システムによれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００５３】
また、請求項５に記載されたＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させることができるので、テスト装置による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路からの出力パターンの各周期について評価を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンの複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路の評価結果の信頼性を向上させることができる。
【００５４】
また、請求項５に記載されたＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させることができるので、印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００５５】
また、請求項２に記載されたＰＬＬ内蔵回路の評価方法、請求項４に記載されたＰＬＬ内蔵回路の評価システム、又は請求項５に記載されたＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路が分周器を内蔵しているので、従来のテスト環境（図１０のテスト装置４２）を変更することなく、ＰＬＬ内蔵回路の評価結果の信頼性を向上及びテスト時間の短縮を図ることができ、また、スピード評価やアクセスタイム評価等の様々な評価を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図２】第１の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図３】本発明の第２の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図４】第２の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図５】本発明の第３の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図６】第３の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図７】第３の実施形態に係るＰＬＬ内蔵回路の評価方法の他の例を説明するためのタイムチャートである。
【図８】本発明の第４の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図９】第４の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図１０】従来のＰＬＬ内蔵回路の評価方法を説明するためのブロック図である。
【図１１】従来のＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図１２】従来のＰＬＬ内蔵回路の評価方法の他の例を説明するためのタイムチャートである。
【符号の説明】
１，１１，２１，３１ 評価システム
２，１２，２２，３２ テスト装置
３，１３ １／Ｎ分周器
４，１４，２４，３４ ＰＬＬ内蔵回路
５，１５，２５，３５ ＰＬＬ回路
６，１６，２６，３６ Ｆ／Ｆ回路
１７，３７ 選択信号の入力端子
１８，３８ 入力ライン選択回路
２３，３３ Ｍ／Ｎ分周器
Ｐ１テスト装置から出力される印加パターン
Ｐ２ＰＬＬ回路から出力されるパターン
Ｐ３ＰＬＬ内蔵回路からの出力パターン
Ｐ４分周器から出力される印加パターン（ＰＬＬ回路への印加パターン）
ＣＡＲＥ 印加パターンと期待パターンとの照合（ケア）のタイミング
【発明の属する技術分野】
本発明は、ＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）に関し、特に、ＰＬＬ内蔵回路の評価方法、ＰＬＬ内蔵回路の評価システム、及び分周器を内蔵したＰＬＬ内蔵回路に関するものである。
【０００２】
【従来の技術】
図１０は、従来のＰＬＬ内蔵回路４４の評価方法を説明するためのブロック図である。また、図１１は、従来のＰＬＬ内蔵回路４４の評価方法を説明するためのタイムチャートであり、図１２は、従来のＰＬＬ内蔵回路４４の評価方法の他の例を説明するためのタイムチャートである。
【０００３】
図１０に示されるテスト装置４２は、テスト時に出力する印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置４２は、所定の周波数のシステムクロックに基づいて動作する。図１０に示されるＰＬＬ内蔵回路４４は、ＰＬＬ（位相同期ループ）回路４５及びＦ／Ｆ（フリップフロップ）回路４６を備えている。
【０００４】
テスト時には、テスト装置４２は、システムクロックに同期して印加パターンＰ１をＰＬＬ内蔵回路４４に入力する。ＰＬＬ内蔵回路４４のＰＬＬ回路４５は、システムクロックの周波数のＮ倍のスピードで動作するため、パターンＰ２は印加パターンＰ１の周波数のＮ倍の周波数で切り替わり、Ｆ／Ｆ回路４６の出力パターンＰ３も印加パターンＰ１の周波数のＮ倍の周波数で切り替わる。ＰＬＬ内蔵回路４４からの出力パターンＰ３を受け取ったテスト装置４２は、出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路４４の評価を行う。
【０００５】
図１１に示される評価方法においては、テスト装置４２から出力される印加パターンＰ１の１フェーズに１回のタイミング（図１１のＣＡＲＥ）で出力パターンＰ３を期待パターンと照合（ケア）する。
【０００６】
図１２に示される評価方法においては、テスト装置４２から出力される印加パターンＰ１の１フェーズに４回のタイミング（図１２のＣＡＲＥ）で出力パターンＰ３を期待パターンと照合（ケア）する。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１１に示される評価方法の場合には、印加パターンＰ１の１フェーズに対して出力パターンＰ３は４回変化するが、ケアは１フェーズに１回しか行われず、出力パターンＰ３の数の１／４しかケアを行っていないので、評価結果の信頼性が低い。また、図１１に示される評価方法では、ケアは出力パターンＰ３の数の１／４しか行っていないので、ＰＬＬ内蔵回路４４のスピード評価やアクセスタイム評価等の評価ができない。
【０００８】
また、図１２に示される評価方法の場合には、印加パターンＰ１の１フェーズに対して４回のケアを行っているが、テストパターン（印加パターンＰ１と期待パターンとの組み合わせ）の数が図１１の評価方法の場合の４倍になり、その結果、テスト時間もＮ倍になる。
【０００９】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、テストパターン数を増やすことなく、評価結果の信頼性が高く、種々の特性評価ができるＰＬＬ内蔵回路の評価方法、ＰＬＬ内蔵回路の評価システム、及びＰＬＬ内蔵回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係るＰＬＬ内蔵回路の評価方法は、所定の周波数のシステムクロックに基づいて動作するテスト装置が、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持し、前記システムクロックに同期して前記テスト装置が印加パターンを出力し、分周器により印加パターンの周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周し、Ｍ／Ｎに分周された印加パターンを被テストデバイスであるＰＬＬ内蔵回路に入力し、前記ＰＬＬ内蔵回路から出力された出力パターンを前記テスト装置に入力し、前記テスト装置が、前記出力パターンを前記期待パターンと照合することによって、前記ＰＬＬ内蔵回路の評価を行う評価方法であり、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１１】
また、他の発明に係るＰＬＬ内蔵回路の評価方法は、所定の周波数のシステムクロックに基づいて動作するテスト装置が、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持し、前記システムクロックに同期して前記テスト装置から印加パターンを出力し、被テストデバイスであるＰＬＬ内蔵回路に内蔵された分周器により前記印加パターンの周期をＭ／Ｎに分周し、Ｍ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路のＰＬＬ回路に入力し、前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記テスト装置が、前記出力パターンを前記期待パターンと照合することによって、前記ＰＬＬ内蔵回路の評価を行う評価方法であり、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１２】
また、他の発明に係るＰＬＬ内蔵回路の評価システムは、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置と、前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎに分周して被テストデバイスであるＰＬＬ内蔵回路に入力する分周器とを備え、前記分周器によりＭ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路に入力したときに前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記出力パターンを前記期待パターンと照合することによって前記ＰＬＬ内蔵回路の評価を行う評価システムであって、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１３】
また、他の発明に係るＰＬＬ内蔵回路の評価システムは、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置と、被テストデバイスであるＰＬＬ内蔵回路に内蔵され、前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎに分周して前記ＰＬＬ内蔵回路のＰＬＬ回路に入力する分周器とを備え、前記分周器によりＭ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路のＰＬＬ回路に入力したときに前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記出力パターンを前記期待パターンと照合することによって前記ＰＬＬ内蔵回路の評価を行う評価システムであって、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したものである。
【００１４】
また、他の発明に係るＰＬＬ内蔵回路は、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置により評価されるものであって、ＰＬＬ回路と、前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎに分周して前記ＰＬＬ回路に入力する分周器とを備え、前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定可能なように前記分周器を構成したものである。
【００１５】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）４の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。また、図２は、第１の実施形態に係るＰＬＬ内蔵回路４の評価方法を説明するためのタイムチャートである。
【００１６】
第１の実施形態に係るＰＬＬ内蔵回路４の評価方法は、図１に示される評価システム１により実行される。評価システム１は、テスト装置２と、１／Ｎ分周器３とから構成される。
【００１７】
テスト装置２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置２は、所定の周波数のシステムクロックに基づいて動作する。
【００１８】
１／Ｎ分周器３は、システムクロックに同期してテスト装置２から出力された印加パターンＰ１の周期を１／Ｎ（Ｎは正の整数）に分周して印加パターンＰ４とし、被テストデバイスであるＰＬＬ内蔵回路４に入力する。ここで、Ｎの値は、ＰＬＬ内蔵回路４から出力される出力パターンＰ３の周波数がテスト装置２のシステムクロックの周波数に一致するように、設定する。
【００１９】
また、ＰＬＬ内蔵回路４は、ＰＬＬ（位相同期ループ）回路５及びＦ／Ｆ（フリップフロップ）回路６を備えている。ＰＬＬ回路５はＮ逓倍の信号Ｐ２を出力する。Ｆ／Ｆ回路６は、ＰＬＬ回路５から出力された信号Ｐ２と同じ周波数の出力パターンＰ３を出力する。第１の実施形態においては、Ｎ＝４である。ただし、Ｎは４以外の整数（例えば、２，３，５，６，…のいずれか）にすることもできる。
【００２０】
テスト時には、テスト装置２は、システムクロックに同期して印加パターンＰ１を出力し、１／Ｎ分周器３は、印加パターンＰ１を１／Ｎに分周して印加パターンＰ４として、ＰＬＬ内蔵回路４に入力する。ＰＬＬ内蔵回路４のＰＬＬ回路５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路６からの出力パターンＰ３がテスト装置２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路４からの出力パターンＰ３を受け取ったテスト装置２は、図２にＣＡＲＥで示すタイミングで出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路４の評価を行う。
【００２１】
以上説明したように、第１の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期を１／Ｎに分周して印加パターンＰ４にしてＰＬＬ内蔵回路４に印加し、ＰＬＬ内蔵回路４からの出力パターンＰ３の周波数をテスト装置２のシステムクロックの周波数に一致させているので、テスト装置２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路４からの出力パターンＰ３の各周期について評価（図２のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路４の評価結果の信頼性を向上させることができる。
【００２２】
また、第１の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期を１／Ｎに分周してＰＬＬ内蔵回路４に印加し、ＰＬＬ内蔵回路４からの出力パターンＰ３の周波数をテスト装置２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００２３】
第２の実施形態
図３は、本発明の第２の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）１４の評価方法（又はこの評価方法を実施する評価システム又はこの評価方法を可能にするＰＬＬ内蔵回路）を説明するためのブロック図である。また、図４は、第２の実施形態に係るＰＬＬ内蔵回路１４の評価方法を説明するためのタイムチャートである。
【００２４】
第２の実施形態に係るＰＬＬ内蔵回路１４の評価方法は、図３に示される評価システム１１により実行される。評価システム１１は、テスト装置１２と、ＰＬＬ内蔵回路１４に内蔵された１／Ｎ分周器１３とから構成される。
【００２５】
テスト装置１２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置１２は、所定の周波数のシステムクロックに基づいて動作する。
【００２６】
ＰＬＬ内蔵回路１４に内蔵された１／Ｎ分周器１３は、システムクロックに同期してテスト装置１２から出力された印加パターンＰ１の周期を１／Ｎ（Ｎは正の整数）に分周して印加パターンＰ４とし、ＰＬＬ回路１５に入力する。ここで、Ｎの値は、ＰＬＬ内蔵回路１４から出力される出力パターンＰ３の周波数がテスト装置１２のシステムクロックの周波数に一致するように、設定する。
【００２７】
また、ＰＬＬ内蔵回路１４は、ＰＬＬ回路１５と、Ｆ／Ｆ回路１６と、入力ライン選択回路１８とを備えている。入力ライン選択回路１８は、その出力信号（即ち、ＰＬＬ回路１５に入力される信号）テスト時には１／Ｎ分周器１３を経由した信号とし、実動作時には１／Ｎ分周器１３を経由しない信号とする。入力ライン選択回路１８は、端子１７に入力される選択信号に従って、ＰＬＬ回路１５に入力される信号を切り換える。また、ＰＬＬ回路１５はＮ逓倍の信号を出力する。Ｆ／Ｆ回路１６は、ＰＬＬ回路１５から出力された信号Ｐ２と同じ周波数の出力パターンＰ３を出力する。第２の実施形態においては、Ｎ＝４である。ただし、Ｎは４以外の整数（例えば、２，３，５，６，…のいずれか）にすることもできる。
【００２８】
テスト時には、テスト装置１２は、システムクロックに同期して印加パターンＰ１を出力し、ＰＬＬ内蔵回路１４に内蔵された１／Ｎ分周器１３は、印加パターンＰ１を１／Ｎに分周して印加パターンＰ４として、ＰＬＬ回路１５に入力する。ＰＬＬ回路１５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路１６からの出力パターンＰ３がテスト装置１２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路１４からの出力パターンＰ３を受け取ったテスト装置１２は、図４にＣＡＲＥで示すタイミングで出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路１４の評価を行う。
【００２９】
以上説明したように、第２の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期を１／Ｎに分周して印加パターンＰ４にしてＰＬＬ回路１５に印加し、ＰＬＬ内蔵回路１４からの出力パターンＰ３の周波数をテスト装置１２のシステムクロックの周波数に一致させているので、テスト装置１２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路１４からの出力パターンＰ３の各周期について評価（図４のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路１４の評価結果の信頼性を向上させることができる。
【００３０】
また、第２の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期を１／Ｎに分周してＰＬＬ回路１５に印加し、ＰＬＬ内蔵回路１４からの出力パターンＰ３の周波数をテスト装置１２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００３１】
また、第２の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路１４が分周器１３を内蔵しているので、従来のテスト環境（図１０のテスト装置４２）を変更することなく、ＰＬＬ内蔵回路の評価結果の信頼性を向上及びテスト時間の短縮を図ることができ、また、スピード評価やアクセスタイム評価等の様々な評価を容易にすることができる。
【００３２】
第３の実施形態
図５は、本発明の第３の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）２４の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。また、図６は、第３の実施形態に係るＰＬＬ内蔵回路２４の評価方法を説明するためのタイムチャートであり、図７は、第３の実施形態に係るＰＬＬ内蔵回路２４の評価方法の他の例を説明するためのタイムチャートである。
【００３３】
第３の実施形態に係るＰＬＬ内蔵回路２４の評価方法は、図５に示される評価システム２１により実行される。評価システム２１は、テスト装置２２と、Ｍ／Ｎ分周器２３とから構成される。
【００３４】
テスト装置２２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置２２は、所定の周波数のシステムクロックに基づいて動作する。
【００３５】
Ｍ／Ｎ分周器２３は、システムクロックに同期してテスト装置２２から出力された印加パターンＰ１の周期をＭ／Ｎ（Ｍ及びＮのぞれぞれは正の整数）に分周して印加パターンＰ４とし、被テストデバイスであるＰＬＬ内蔵回路２４に入力する。ここで、Ｍ及びＮの値は、ＰＬＬ内蔵回路２４から出力される出力パターンＰ３の周波数がテスト装置２２のシステムクロックの周波数に一致するように、設定する。
【００３６】
また、ＰＬＬ内蔵回路２４は、ＰＬＬ回路２５及びＦ／Ｆ回路２６を備えている。ＰＬＬ回路２５はＮ逓倍の信号を出力する。Ｆ／Ｆ回路２６は、ＰＬＬ回路２５で生成されたクロックの１／Ｍ分周で動作する。図６においては、Ｍ＝２、Ｎ＝４である。また、図７においては、Ｍ＝３、Ｎ＝４である。ただし、Ｍ及びＮは他の整数にすることもできる。
【００３７】
テスト時には、テスト装置２２は、システムクロックに同期して印加パターンＰ１を出力し、Ｍ／Ｎ分周器２３は、印加パターンＰ１をＭ／Ｎに分周して印加パターンＰ４として、ＰＬＬ内蔵回路２４に入力する。ＰＬＬ内蔵回路２４のＰＬＬ回路２５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路２６で１／Ｍ分周された出力パターンＰ３がテスト装置２２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路２４からの出力パターンＰ３を受け取ったテスト装置２２は、図６にＣＡＲＥで示すタイミング又は図７にＣＡＲＥで示すタイミングで出力パターンＰ３を予め用意してある期待パターンと照合（ケア）することによって、ＰＬＬ内蔵回路２４の評価を行う。
【００３８】
以上説明したように、第３の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期をＭ／Ｎに分周して印加パターンＰ４にしてＰＬＬ内蔵回路２４に印加し、ＰＬＬ内蔵回路２４からの出力パターンＰ３の周波数をテスト装置２２のシステムクロックの周波数に一致させているので、テスト装置２２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路２４からの出力パターンＰ３の各周期について評価（図６又は図７のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路２４の評価結果の信頼性を向上させることができる。
【００３９】
また、第３の実施形態に係る評価方法又は評価システムによれば、印加パターンＰ１の周期をＭ／Ｎに分周してＰＬＬ内蔵回路２４に印加し、ＰＬＬ内蔵回路２４からの出力パターンＰ３の周波数をテスト装置２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００４０】
第４の実施形態
図８は、本発明の第４の実施形態に係るＰＬＬ内蔵半導体集積回路（以下「ＰＬＬ内蔵回路」という。）３４の評価方法（又はこの評価方法を実施する評価システム又はこの評価方法を可能にするＰＬＬ内蔵回路）を説明するためのブロック図である。また、図９は、第４の実施形態に係るＰＬＬ内蔵回路３４の評価方法を説明するためのタイムチャートである。
【００４１】
第４の実施形態に係るＰＬＬ内蔵回路３４の評価方法は、図８に示される評価システム３１により実行される。評価システム３１は、テスト装置３２と、ＰＬＬ内蔵回路３４に内蔵されたＭ／Ｎ分周器３３とから構成される。
【００４２】
テスト装置３２は、テスト時に出力する印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンをメモリに保持する。テスト装置３２は、所定の周波数のシステムクロックに基づいて動作する。
【００４３】
ＰＬＬ内蔵回路３４に内蔵されたＭ／Ｎ分周器３３は、システムクロックに同期してテスト装置３２から出力された印加パターンＰ１の周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周して印加パターンＰ４とし、ＰＬＬ回路３５に入力する。ここで、Ｍ及びＮの値は、ＰＬＬ内蔵回路３４から出力される出力パターンＰ３の周波数がテスト装置３２のシステムクロックの周波数に一致するように、設定する。
【００４４】
また、ＰＬＬ内蔵回路３４は、ＰＬＬ回路３５と、Ｆ／Ｆ回路３６と、入力ライン選択回路３８とを備えている。入力ライン選択回路３８は、その出力信号（即ち、ＰＬＬ回路３５に入力される信号）を、テスト時には１／Ｎ分周器３３を経由した信号とし、実動作時には１／Ｎ分周器３３を経由しない信号とする。入力ライン選択回路３８は、端子３７に入力される選択信号に従って、ＰＬＬ回路３５に入力される信号を切り換える。また、ＰＬＬ回路３５はＮ逓倍の信号を出力する。Ｆ／Ｆ回路３６は、ＰＬＬ回路３５で生成されたクロックの１／Ｍ分周で動作する。図９においては、Ｍ＝２、Ｎ＝４である。ただし、Ｍ及びＮは他の整数にすることもできる。
【００４５】
テスト時には、テスト装置３２は、システムクロックに同期して印加パターンＰ１を出力し、ＰＬＬ内蔵回路３４に内蔵されたＭ／Ｎ分周器３３は、印加パターンＰ１をＭ／Ｎに分周して印加パターンＰ４として、ＰＬＬ回路３５に入力する。ＰＬＬ回路３５は、システムクロックの周波数のＮ倍のスピードで動作してパターンＰ２を出力し、Ｆ／Ｆ回路３６からの出力パターンＰ３がテスト装置３２に入力される。出力パターンＰ３は、印加パターンＰ１の周波数と同じ周波数で切り替わる。ＰＬＬ内蔵回路３４からの出力パターンＰ３を受け取ったテスト装置３２は、出力パターンＰ３を予め用意してある期待パターンと照合することによって、ＰＬＬ内蔵回路３４の評価を行う。
【００４６】
以上説明したように、第４の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期をＭ／Ｎに分周して印加パターンＰ４にしてＰＬＬ回路３５に印加し、ＰＬＬ内蔵回路３４からの出力パターンＰ３の周波数をテスト装置３２のシステムクロックの周波数に一致させているので、テスト装置３２による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路３４からの出力パターンＰ３の各周期について評価（図９のＣＡＲＥ）を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンＰ３の複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路３４の評価結果の信頼性を向上させることができる。
【００４７】
また、第４の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、印加パターンＰ１の周期をＭ／Ｎに分周してＰＬＬ回路３５に印加し、ＰＬＬ内蔵回路３４からの出力パターンＰ３の周波数をテスト装置３２のシステムクロックの周波数に一致させているので、印加パターンＰ１とこの印加パターンＰ１に対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００４８】
また、第４の実施形態に係る評価方法、評価システム、又はＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路３４が分周器３３を内蔵しているので、従来のテスト環境（図１０のテスト装置４２）を変更することなく、ＰＬＬ内蔵回路の評価結果の信頼性を向上及びテスト時間の短縮を図ることができ、また、スピード評価やアクセスタイム評価等の様々な評価を容易にすることができる。
【００４９】
【発明の効果】
以上説明したように、請求項１に記載されたＰＬＬ内蔵回路の評価方法又は請求項３に記載されたＰＬＬ内蔵回路の評価システムによれば、印加パターンの周期をＭ／Ｎに分周してＰＬＬ内蔵回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、テスト装置による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路からの出力パターンの各周期について評価を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンの複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路の評価結果の信頼性を向上させることができる。
【００５０】
また、請求項１に記載されたＰＬＬ内蔵回路の評価方法又は請求項３に記載されたＰＬＬ内蔵回路の評価システムによれば、印加パターンの周期をＭ／Ｎに分周してＰＬＬ内蔵回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００５１】
また、請求項２に記載されたＰＬＬ内蔵回路の評価方法又は請求項４に記載されたＰＬＬ内蔵回路の評価システムによれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、テスト装置による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路からの出力パターンの各周期について評価を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンの複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路の評価結果の信頼性を向上させることができる。
【００５２】
また、請求項２に記載されたＰＬＬ内蔵回路の評価方法又は請求項４に記載されたＰＬＬ内蔵回路の評価システムによれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させているので、印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００５３】
また、請求項５に記載されたＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させることができるので、テスト装置による評価をシステムクロックに同期して行えば、ＰＬＬ内蔵回路からの出力パターンの各周期について評価を行うことができる。この結果、ＰＬＬ内蔵回路からの出力パターンの複数周期に１回の評価しか行わない従来の評価方式（図１１の場合）に比べ、ＰＬＬ内蔵回路の評価結果の信頼性を向上させることができる。
【００５４】
また、請求項５に記載されたＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路に内蔵された分周器により印加パターンの周期をＭ／Ｎに分周してＰＬＬ回路に印加し、ＰＬＬ内蔵回路からの出力パターンの周波数をテスト装置のシステムクロックの周波数に一致させることができるので、印加パターンとこの印加パターンに対応する正常な被テストデバイスの出力パターンである期待パターンとの組み合わせから成るテストパターンの数を、図１２の従来方式に比べ、１／Ｎに圧縮でき、テスト時間の短縮を図ることができる。また、テストパターンの数が減ることにより、テストパターン記述が簡単になるので、スピード評価やアクセスタイム評価等の様々な評価が容易になる。
【００５５】
また、請求項２に記載されたＰＬＬ内蔵回路の評価方法、請求項４に記載されたＰＬＬ内蔵回路の評価システム、又は請求項５に記載されたＰＬＬ内蔵回路によれば、ＰＬＬ内蔵回路が分周器を内蔵しているので、従来のテスト環境（図１０のテスト装置４２）を変更することなく、ＰＬＬ内蔵回路の評価結果の信頼性を向上及びテスト時間の短縮を図ることができ、また、スピード評価やアクセスタイム評価等の様々な評価を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図２】第１の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図３】本発明の第２の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図４】第２の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図５】本発明の第３の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図６】第３の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図７】第３の実施形態に係るＰＬＬ内蔵回路の評価方法の他の例を説明するためのタイムチャートである。
【図８】本発明の第４の実施形態に係るＰＬＬ内蔵回路の評価方法（又はこの評価方法を実施する評価システム）を説明するためのブロック図である。
【図９】第４の実施形態に係るＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図１０】従来のＰＬＬ内蔵回路の評価方法を説明するためのブロック図である。
【図１１】従来のＰＬＬ内蔵回路の評価方法を説明するためのタイムチャートである。
【図１２】従来のＰＬＬ内蔵回路の評価方法の他の例を説明するためのタイムチャートである。
【符号の説明】
１，１１，２１，３１ 評価システム
２，１２，２２，３２ テスト装置
３，１３ １／Ｎ分周器
４，１４，２４，３４ ＰＬＬ内蔵回路
５，１５，２５，３５ ＰＬＬ回路
６，１６，２６，３６ Ｆ／Ｆ回路
１７，３７ 選択信号の入力端子
１８，３８ 入力ライン選択回路
２３，３３ Ｍ／Ｎ分周器
Ｐ１テスト装置から出力される印加パターン
Ｐ２ＰＬＬ回路から出力されるパターン
Ｐ３ＰＬＬ内蔵回路からの出力パターン
Ｐ４分周器から出力される印加パターン（ＰＬＬ回路への印加パターン）
ＣＡＲＥ 印加パターンと期待パターンとの照合（ケア）のタイミング
Claims (5)
- 所定の周波数のシステムクロックに基づいて動作するテスト装置が、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持し、
前記システムクロックに同期して前記テスト装置が印加パターンを出力し、
分周器により印加パターンの周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周し、
Ｍ／Ｎに分周された印加パターンを被テストデバイスであるＰＬＬ内蔵回路に入力し、
前記ＰＬＬ内蔵回路から出力された出力パターンを前記テスト装置に入力し、
前記テスト装置が、前記出力パターンを前記期待パターンと照合することによって、前記ＰＬＬ内蔵回路の評価を行うＰＬＬ内蔵回路の評価方法であって、
前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したことを特徴とするＰＬＬ内蔵回路の評価方法。 - 所定の周波数のシステムクロックに基づいて動作するテスト装置が、テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持し、
前記システムクロックに同期して前記テスト装置から印加パターンを出力し、
被テストデバイスであるＰＬＬ内蔵回路に内蔵された分周器により前記印加パターンの周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周し、
Ｍ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路のＰＬＬ回路に入力し、
前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、
前記テスト装置が、前記出力パターンを前記期待パターンと照合することによって、前記ＰＬＬ内蔵回路の評価を行うＰＬＬ内蔵回路の評価方法であって、
前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したことを特徴とするＰＬＬ内蔵回路の評価方法。 - テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置と、
前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周して被テストデバイスであるＰＬＬ内蔵回路に入力する分周器と
を備え、
前記分周器によりＭ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路に入力したときに前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記出力パターンを前記期待パターンと照合することによって前記ＰＬＬ内蔵回路の評価を行うＰＬＬ内蔵回路の評価システムであって、
前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したことを特徴とするＰＬＬ内蔵回路の評価システム。 - テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定のクロック周波数のシステムクロックに基づいて動作するテスト装置と、
被テストデバイスであるＰＬＬ内蔵回路に内蔵され、前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周して前記ＰＬＬ内蔵回路のＰＬＬ回路に入力する分周器と
を備え、
前記分周器によりＭ／Ｎに分周された印加パターンを前記ＰＬＬ内蔵回路のＰＬＬ回路に入力したときに前記ＰＬＬ内蔵回路から出力される出力パターンを前記テスト装置に入力し、前記出力パターンを前記期待パターンと照合することによって前記ＰＬＬ内蔵回路の評価を行うＰＬＬ内蔵回路の評価システムであって、
前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を設定したことを特徴とするＰＬＬ内蔵回路の評価システム。 - テスト時に出力する印加パターンと前記印加パターンに対応する正常な被テストデバイスの出力である期待パターンとの組み合わせから成るテストパターンを保持するメモリを有し、所定の周波数のシステムクロックに基づいて動作するテスト装置により評価されるＰＬＬ内蔵回路であって、
ＰＬＬ回路と、
前記システムクロックに同期して前記テスト装置から出力された印加パターンの周期をＭ／Ｎ（Ｍ及びＮのそれぞれは正の整数）に分周して前記ＰＬＬ回路に入力する分周器と
を備え、
前記ＰＬＬ内蔵回路からの出力パターンの周波数が前記テスト装置のシステムクロックの周波数に一致するように、Ｍ及びＮの値を調整可能に前記分周器を構成したことを特徴とするＰＬＬ内蔵回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162614A JP3916512B2 (ja) | 2002-06-04 | 2002-06-04 | Ｐｌｌ内蔵回路の評価方法及びｐｌｌ内蔵回路の評価システム |
| US10/319,686 US6674301B2 (en) | 2002-06-04 | 2002-12-16 | Method and system of evaluating PLL built-in circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162614A JP3916512B2 (ja) | 2002-06-04 | 2002-06-04 | Ｐｌｌ内蔵回路の評価方法及びｐｌｌ内蔵回路の評価システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004012175A true JP2004012175A (ja) | 2004-01-15 |
| JP3916512B2 JP3916512B2 (ja) | 2007-05-16 |
Family
ID=29561678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002162614A Expired - Fee Related JP3916512B2 (ja) | 2002-06-04 | 2002-06-04 | Ｐｌｌ内蔵回路の評価方法及びｐｌｌ内蔵回路の評価システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6674301B2 (ja) |
| JP (1) | JP3916512B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103487745A (zh) * | 2013-09-30 | 2014-01-01 | 贵州航天计量测试技术研究所 | 一种变换放大器自动化测试电路及测试方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4731414B2 (ja) * | 2006-06-26 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびそのテスト方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754216A (en) * | 1987-09-03 | 1988-06-28 | National Semiconductor Corporation | Method and apparatus for qualifying the decode window margin of a phase locked loop data synchronizer |
| JP2769660B2 (ja) * | 1992-09-21 | 1998-06-25 | 三菱電機株式会社 | Ｐｌｌ回路 |
| JPH10242848A (ja) * | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体集積回路 |
| JPH11264857A (ja) * | 1998-03-19 | 1999-09-28 | Advantest Corp | 半導体試験装置 |
| US6294935B1 (en) * | 2000-10-17 | 2001-09-25 | Vlsi Technology, Inc. | Built-in-self-test circuitry for testing a phase locked loop circuit |
-
2002
- 2002-06-04 JP JP2002162614A patent/JP3916512B2/ja not_active Expired - Fee Related
- 2002-12-16 US US10/319,686 patent/US6674301B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103487745A (zh) * | 2013-09-30 | 2014-01-01 | 贵州航天计量测试技术研究所 | 一种变换放大器自动化测试电路及测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3916512B2 (ja) | 2007-05-16 |
| US6674301B2 (en) | 2004-01-06 |
| US20030222669A1 (en) | 2003-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8065549B2 (en) | Scan-based integrated circuit having clock frequency divider | |
| JP4649480B2 (ja) | 試験装置、クロック発生装置、及び電子デバイス | |
| US6275057B1 (en) | Semiconductor test system having high frequency and low jitter clock generator | |
| JP3636506B2 (ja) | 半導体試験装置 | |
| KR100269704B1 (ko) | 지연 소자 시험 장치 및 시험 기능을 갖는 집적 회로 | |
| EP1266235B1 (en) | Controllable and testable oscillator apparatus for an integrated circuit | |
| US7478304B2 (en) | Apparatus for accelerating through-the-pins LBIST simulation | |
| US6650162B2 (en) | Digital clock generator circuit with built-in frequency and duty cycle control | |
| EP1368671A2 (en) | Built-in-self-test circuitry for testing a phase locked loop circuit | |
| JP2004012175A (ja) | Ｐｌｌ内蔵回路の評価方法、ｐｌｌ内蔵回路の評価システム、及びｐｌｌ内蔵回路 | |
| KR20010035839A (ko) | 지연동기루프 회로를 구비하는 반도체 메모리장치 | |
| KR100843197B1 (ko) | 위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로발생하는 집적회로 장치 | |
| JP3847150B2 (ja) | 半導体集積回路とそのジッタ測定方法 | |
| JP2005091108A (ja) | ジッタ発生器及び試験装置 | |
| JP3022017B2 (ja) | 集積回路 | |
| JP4526176B2 (ja) | Ｉｃ試験装置 | |
| US20010004246A1 (en) | Electric device, electric device testing apparatus, and electric device testing method thereof | |
| JPH1114714A (ja) | 半導体試験装置 | |
| JP2000314766A (ja) | 半導体デバイス | |
| JP2004040037A (ja) | 半導体集積回路の検査装置 | |
| JPH10213630A (ja) | 集積回路装置 | |
| JP2000183982A (ja) | 情報伝達方式 | |
| JP2877433B2 (ja) | 波形生成回路 | |
| JPH0437314A (ja) | 分周回路 | |
| JP3043720B2 (ja) | 分周回路によるテスト容易化方法及び分周回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050414 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070206 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140216 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |