JP3043720B2 - 分周回路によるテスト容易化方法及び分周回路 - Google Patents
分周回路によるテスト容易化方法及び分周回路Info
- Publication number
- JP3043720B2 JP3043720B2 JP10280450A JP28045098A JP3043720B2 JP 3043720 B2 JP3043720 B2 JP 3043720B2 JP 10280450 A JP10280450 A JP 10280450A JP 28045098 A JP28045098 A JP 28045098A JP 3043720 B2 JP3043720 B2 JP 3043720B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- circuit
- clock
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、分周回路によるテ
スト容易化方法及び分周回路に属する。
スト容易化方法及び分周回路に属する。
【０００２】
【従来の技術】従来、図１２に示すように、分周回路で
生成した分周クロック信号１、２を内部回路のクロック
として供給する回路において、機能試験及びタイミング
検証を行っている。また、クロックの周期（１／ｎ）が
分周クロック信号１より長い場合、テスト時間短縮する
ために分周クロック信号２の出力にセレクタを挿入し、
通常動作（分周クロック信号２を選択）とテスト動作
（分周クロック信号１を選択）を切り替えて使用する方
法（分周クロック信号３を生成）を行っている。フリッ
プフロップの前段に組合せ回路（１２−１）が備えられ
ている。
生成した分周クロック信号１、２を内部回路のクロック
として供給する回路において、機能試験及びタイミング
検証を行っている。また、クロックの周期（１／ｎ）が
分周クロック信号１より長い場合、テスト時間短縮する
ために分周クロック信号２の出力にセレクタを挿入し、
通常動作（分周クロック信号２を選択）とテスト動作
（分周クロック信号１を選択）を切り替えて使用する方
法（分周クロック信号３を生成）を行っている。フリッ
プフロップの前段に組合せ回路（１２−１）が備えられ
ている。
【０００３】図１３は図１２に示した回路の手法を適応
した例であり、通常動作時に使用するクロックを８分周
クロック（１／８）と２分周クロック（１／２）を選択
したものである。選択したクロックにそれぞれフリップ
フロップ（以下Ｆ／Ｆと称す）が接続されており入力デ
ータＤＡＴＡ１を８分周クロックＭＣＬＫ１で保持し、
保持されたデータＤＡＴＡ２を２分周クロックＭＣＬＫ
２で保持しデータ出力ＤＯＵＴへ出力する。組合せ回路
（１３−１）はＦ／Ｆの前段に備えられる。
した例であり、通常動作時に使用するクロックを８分周
クロック（１／８）と２分周クロック（１／２）を選択
したものである。選択したクロックにそれぞれフリップ
フロップ（以下Ｆ／Ｆと称す）が接続されており入力デ
ータＤＡＴＡ１を８分周クロックＭＣＬＫ１で保持し、
保持されたデータＤＡＴＡ２を２分周クロックＭＣＬＫ
２で保持しデータ出力ＤＯＵＴへ出力する。組合せ回路
（１３−１）はＦ／Ｆの前段に備えられる。
【０００４】以上の動作の詳細を図１４を用いて説明す
る。タイミング１３は通常動作を示し、ＤＡＴＡ１信号
の入力データＤを分周クロックＭＣＬＫ１の４サイクル
目で保持し、保持したデータＤを分周クロックＭＣＬＫ
２の１３サイクル目で保持する。データＤはそのまま出
力ＤＯＵＴに出力されるが、マスタークロックであるＭ
ＣＬＫクロックで２６サイクル必要となる。これに対し
タイミング１４のテスト動作では、ＴＥＳＴ信号に１を
入力して、クロックＭＣＬＫ１を２分周クロックに切り
替えることによりクロックＭＣＬＫ９サイクルで出力を
実現することが行われている。
る。タイミング１３は通常動作を示し、ＤＡＴＡ１信号
の入力データＤを分周クロックＭＣＬＫ１の４サイクル
目で保持し、保持したデータＤを分周クロックＭＣＬＫ
２の１３サイクル目で保持する。データＤはそのまま出
力ＤＯＵＴに出力されるが、マスタークロックであるＭ
ＣＬＫクロックで２６サイクル必要となる。これに対し
タイミング１４のテスト動作では、ＴＥＳＴ信号に１を
入力して、クロックＭＣＬＫ１を２分周クロックに切り
替えることによりクロックＭＣＬＫ９サイクルで出力を
実現することが行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。図１５に示すよう
に、セレクタを使用した従来の手法は、テスト動作時の
ＣＬＫから２分周クロック（１／２）出力迄の遅延と信
号２の配線遅延、セレクタのＢからＹ迄の遅延の総遅延
に対し、通常動作時のＣＬＫから１／８出力迄の遅延と
信号１の配線遅延、セレクタＡからＹ迄の遅延の総遅延
が異なる。
術には以下に掲げる問題点があった。図１５に示すよう
に、セレクタを使用した従来の手法は、テスト動作時の
ＣＬＫから２分周クロック（１／２）出力迄の遅延と信
号２の配線遅延、セレクタのＢからＹ迄の遅延の総遅延
に対し、通常動作時のＣＬＫから１／８出力迄の遅延と
信号１の配線遅延、セレクタＡからＹ迄の遅延の総遅延
が異なる。
【０００６】図１３に示すように、クロック出力にセレ
クタを挿入することにより、通常動作時とテスト動作時
でクロック遅延に差が発生する。すなわち分周回路から
セレクタを介してＦ／ＦのＣに至る経路においても、８
分周クロックＭＣＬＫ１と２分周クロックＭＣＬＫ２で
は遅延が異なるためＴＥＳＴ信号切り替えにより通常動
作とテスト動作で各Ｆ／Ｆに到達するクロック遅延も異
なることとなる。従ってテスト動作のみで正常なタイミ
ングチェックを行うことが不可能になるという問題点が
あった。
クタを挿入することにより、通常動作時とテスト動作時
でクロック遅延に差が発生する。すなわち分周回路から
セレクタを介してＦ／ＦのＣに至る経路においても、８
分周クロックＭＣＬＫ１と２分周クロックＭＣＬＫ２で
は遅延が異なるためＴＥＳＴ信号切り替えにより通常動
作とテスト動作で各Ｆ／Ｆに到達するクロック遅延も異
なることとなる。従ってテスト動作のみで正常なタイミ
ングチェックを行うことが不可能になるという問題点が
あった。
【０００７】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、分周回路にテスト
回路を追加することによりテストパタンを短縮化し、且
つテスト動作時でもタイミング検証を可能にする分周回
路によるテスト容易化方法及び分周回路を提供する点に
ある。
のであり、その目的とするところは、分周回路にテスト
回路を追加することによりテストパタンを短縮化し、且
つテスト動作時でもタイミング検証を可能にする分周回
路によるテスト容易化方法及び分周回路を提供する点に
ある。
【０００８】
【課題を解決するための手段】請求項１記載の本発明の
要旨は、分周回路内にフリップフロップと組合わせ回路
とを備え、テスト動作時に、前記組合せ回路に入力され
る制御信号と前記分周回路をテスト動作状態にするテス
ト信号とにより、前記組合せ回路で、前記フリップフロ
ップに入力されるクロック信号を所望の分周比に選択し
て、前記フリップフロップは、入力された前記クロック
信号に同期した所望の分周比の分周出力信号を出力し、
該分周出力信号は、前記制御信号によるデコード値で選
択された前記クロック信号の周期を変更して前記分周回
路から出力されることでテスト時間を短縮してタイミン
グ検証を行うことを特徴とする分周回路によるテスト容
易化方法に存する。請求項２記載の本発明の要旨は、前
記組合せ回路で、前記テスト信号を有効にし、供給され
る前記クロック信号の１つを前記制御信号で選択し、選
択された前記クロック信号の周期を短い周期に抑制して
前記分周出力信号とし、前記分周出力信号のタイミング
を通常動作時のタイミングと等しくすることを特徴とす
る請求項１に記載の分周回路によるテスト容易化方法に
存する。請求項３記載の本発明の要旨は、前記クロック
信号の１つを前記制御信号によって、デコーダ回路部で
選択し、加算回路部で、選択された前記クロック信号の
周期を短い周期に抑制し、セレクタ部でテスト動作と通
常動作とを切り替えることを特徴とする請求項１又は２
に記載の分周回路によるテスト容易化方法に存す る。請
求項４記載の本発明の要旨は、前記分周回路内に、前記
フリップフロップは並列に配置され、前記分周出力信号
を並列に出力することを特徴とする請求項1乃至３のい
ずれかに記載のテスト容易化方法に存する。請求項５記
載の本発明の要旨は、分周回路をテスト動作状態にする
テスト信号と制御信号とを入力し、テスト動作時に、前
記制御信号により、入力されたクロック信号を選択し、
該クロック信号の周期を短い周期に抑制し、所望の分周
比に選択する組合せ回路と、入力された前記クロック信
号に同期した所望の分周比の分周出力信号を出力するフ
リップフロップとを備え、前記組合わせ回路は、テスト
動作と通常動作とを切り替え、前記分周出力信号は、前
記制御信号により選択された前記クロック信号を短い周
期に抑制され、前記分周回路から出力されることでテス
ト時間を短縮してタイミング検証を行うことを特徴とす
る分周回路に存する。請求項６記載の本発明の要旨は、
前記組合せ回路は、前記テスト信号と前記制御信号とを
入力し、該制御信号によるデコード値で前記クロック信
号を選択するデコーダ回路部と、選択された前記クロッ
ク信号の周期を短い周期に抑制する加算回路部と、テス
ト動作と通常動作とを切り替えるセレクタ部とを備える
ことを特徴とする請求項５に記載の分周回路に存する。
請求項７記載の本発明の要旨は、前記フリップフロップ
は、前記分周回路内に、並列に配置され、前記分周出力
信号を並列に出力することを特徴とする請求項５又は６
に記載の分周回路に存する。なお、本発明は、分周回路
から出力される分周出力信号（分周クロック信号）を、
分周回路への入力クロック信号（MCLK）に同期させてフ
リップフロップより出力する点を特徴としており、この
組合せ回路の構成により、各分周比の分周出力同士間及
びテスト動作時と通常動作時間で遅延差をなくし、テス
ト動作時でも内部回路のタイミング検証を可能とする。
要旨は、分周回路内にフリップフロップと組合わせ回路
とを備え、テスト動作時に、前記組合せ回路に入力され
る制御信号と前記分周回路をテスト動作状態にするテス
ト信号とにより、前記組合せ回路で、前記フリップフロ
ップに入力されるクロック信号を所望の分周比に選択し
て、前記フリップフロップは、入力された前記クロック
信号に同期した所望の分周比の分周出力信号を出力し、
該分周出力信号は、前記制御信号によるデコード値で選
択された前記クロック信号の周期を変更して前記分周回
路から出力されることでテスト時間を短縮してタイミン
グ検証を行うことを特徴とする分周回路によるテスト容
易化方法に存する。請求項２記載の本発明の要旨は、前
記組合せ回路で、前記テスト信号を有効にし、供給され
る前記クロック信号の１つを前記制御信号で選択し、選
択された前記クロック信号の周期を短い周期に抑制して
前記分周出力信号とし、前記分周出力信号のタイミング
を通常動作時のタイミングと等しくすることを特徴とす
る請求項１に記載の分周回路によるテスト容易化方法に
存する。請求項３記載の本発明の要旨は、前記クロック
信号の１つを前記制御信号によって、デコーダ回路部で
選択し、加算回路部で、選択された前記クロック信号の
周期を短い周期に抑制し、セレクタ部でテスト動作と通
常動作とを切り替えることを特徴とする請求項１又は２
に記載の分周回路によるテスト容易化方法に存す る。請
求項４記載の本発明の要旨は、前記分周回路内に、前記
フリップフロップは並列に配置され、前記分周出力信号
を並列に出力することを特徴とする請求項1乃至３のい
ずれかに記載のテスト容易化方法に存する。請求項５記
載の本発明の要旨は、分周回路をテスト動作状態にする
テスト信号と制御信号とを入力し、テスト動作時に、前
記制御信号により、入力されたクロック信号を選択し、
該クロック信号の周期を短い周期に抑制し、所望の分周
比に選択する組合せ回路と、入力された前記クロック信
号に同期した所望の分周比の分周出力信号を出力するフ
リップフロップとを備え、前記組合わせ回路は、テスト
動作と通常動作とを切り替え、前記分周出力信号は、前
記制御信号により選択された前記クロック信号を短い周
期に抑制され、前記分周回路から出力されることでテス
ト時間を短縮してタイミング検証を行うことを特徴とす
る分周回路に存する。請求項６記載の本発明の要旨は、
前記組合せ回路は、前記テスト信号と前記制御信号とを
入力し、該制御信号によるデコード値で前記クロック信
号を選択するデコーダ回路部と、選択された前記クロッ
ク信号の周期を短い周期に抑制する加算回路部と、テス
ト動作と通常動作とを切り替えるセレクタ部とを備える
ことを特徴とする請求項５に記載の分周回路に存する。
請求項７記載の本発明の要旨は、前記フリップフロップ
は、前記分周回路内に、並列に配置され、前記分周出力
信号を並列に出力することを特徴とする請求項５又は６
に記載の分周回路に存する。なお、本発明は、分周回路
から出力される分周出力信号（分周クロック信号）を、
分周回路への入力クロック信号（MCLK）に同期させてフ
リップフロップより出力する点を特徴としており、この
組合せ回路の構成により、各分周比の分周出力同士間及
びテスト動作時と通常動作時間で遅延差をなくし、テス
ト動作時でも内部回路のタイミング検証を可能とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態１を図
面に基づいて詳細に説明する。本実施の形態に係る分周
回路は図１に示すように、デコーダ回路部と加算回路部
とセレクタ部とフリップフロップ（以下Ｆ／Ｆと称す）
とで概略構成される。本回路は、分周回路にテスト信号
ＴＥＳＴと制御信号ＣＯＮＴを入力し、使用する分周ク
ロック信号の周期を短い周期に抑制する回路をＦ／Ｆの
前段に挿入する。
面に基づいて詳細に説明する。本実施の形態に係る分周
回路は図１に示すように、デコーダ回路部と加算回路部
とセレクタ部とフリップフロップ（以下Ｆ／Ｆと称す）
とで概略構成される。本回路は、分周回路にテスト信号
ＴＥＳＴと制御信号ＣＯＮＴを入力し、使用する分周ク
ロック信号の周期を短い周期に抑制する回路をＦ／Ｆの
前段に挿入する。
【００１０】また、このＦ／Ｆ前段の組合せ回路の構成
は、分周クロック信号をデコード値で選択し、テスト動
作時にクロックのタイミングを通常動作時と同様のタイ
ミングと等しくすることができる。
は、分周クロック信号をデコード値で選択し、テスト動
作時にクロックのタイミングを通常動作時と同様のタイ
ミングと等しくすることができる。
【００１１】図２に示す回路のＣＬＫ１出力は、Ｆ／Ｆ
の前段で２分周クロックに切り替わる為、Ｆ／Ｆ出力１
本で駆動することになりテスト動作時と通常動作時で遅
延の差をなくすことができる。Ｆ／Ｆ前段には組合せ回
路（２−１）が備えられている。
の前段で２分周クロックに切り替わる為、Ｆ／Ｆ出力１
本で駆動することになりテスト動作時と通常動作時で遅
延の差をなくすことができる。Ｆ／Ｆ前段には組合せ回
路（２−１）が備えられている。
【００１２】図３は、本実施の形態の周回路部とクロッ
クを供給される他の内部回路間の概略構造を示す。分周
回路はテスト信号１本及び制御信号（４ビットカウンタ
であれば２本）を有する。分周回路部の組合せ回路（３
−１）は図１と同様にデコーダ回路部とセレクタ部と加
算回路部とを備える。
クを供給される他の内部回路間の概略構造を示す。分周
回路はテスト信号１本及び制御信号（４ビットカウンタ
であれば２本）を有する。分周回路部の組合せ回路（３
−１）は図１と同様にデコーダ回路部とセレクタ部と加
算回路部とを備える。
【００１３】図４のタイミング１で動作する分周回路に
おいて、仕様上供給されるクロックがＭＣＬＫ１とＭＣ
ＬＫ２であり、それぞれのクロックでデータの受け渡し
がある場合、図３に示す回路でテスト信号ＴＥＳＴを有
効にし、制御信号ＣＯＮＴでクロックＭＣＬＫ１を選択
すると１／８周期でクロック生成されるべきものが１／
２周期で生成される。この時クロックＭＣＬＫ１とクロ
ックＭＣＬＫ２は同じ周期となる。
おいて、仕様上供給されるクロックがＭＣＬＫ１とＭＣ
ＬＫ２であり、それぞれのクロックでデータの受け渡し
がある場合、図３に示す回路でテスト信号ＴＥＳＴを有
効にし、制御信号ＣＯＮＴでクロックＭＣＬＫ１を選択
すると１／８周期でクロック生成されるべきものが１／
２周期で生成される。この時クロックＭＣＬＫ１とクロ
ックＭＣＬＫ２は同じ周期となる。
【００１４】更に、図５のタイミング３のようにクロッ
クＭＣＬＫ１の立ち上がりとクロックＭＣＬＫ２の立ち
上がりのｓｅｔｕｐ／ｈｏｌｄタイム関係を通常動作同
様にするため、クロックＭＣＬＫ２を半クロックシフト
したクロックＭＣＬＫ１信号を生成することによりタイ
ミング検証可能なクロック供給を行っている。また、図
４の通常動作タイミング２に対し、タイミング図５のテ
スト動作タイミング４が生成される。
クＭＣＬＫ１の立ち上がりとクロックＭＣＬＫ２の立ち
上がりのｓｅｔｕｐ／ｈｏｌｄタイム関係を通常動作同
様にするため、クロックＭＣＬＫ２を半クロックシフト
したクロックＭＣＬＫ１信号を生成することによりタイ
ミング検証可能なクロック供給を行っている。また、図
４の通常動作タイミング２に対し、タイミング図５のテ
スト動作タイミング４が生成される。
【００１５】図６の回路構成に示すように、分周回路部
でクロックＭＣＬＫ１に対してどのクロック（ＭＣＬＫ
２〜ＭＣＬＫ４）を使用してもテスト動作時にタイミン
グ検証可能な回路を示している。テスト信号ＴＥＳＴと
デコード値とにより選択されたフリップフロップのみク
ロックＭＣＬＫ１を取り込む。クロックの“↑”エッジ
はクロックＭＣＬＫ１周期分差異がある為、この位相関
係を保ちクロックＭＣＬＫ３の波形を圧縮（クロックＭ
ＣＬＫ１の波形同様）する。
でクロックＭＣＬＫ１に対してどのクロック（ＭＣＬＫ
２〜ＭＣＬＫ４）を使用してもテスト動作時にタイミン
グ検証可能な回路を示している。テスト信号ＴＥＳＴと
デコード値とにより選択されたフリップフロップのみク
ロックＭＣＬＫ１を取り込む。クロックの“↑”エッジ
はクロックＭＣＬＫ１周期分差異がある為、この位相関
係を保ちクロックＭＣＬＫ３の波形を圧縮（クロックＭ
ＣＬＫ１の波形同様）する。
【００１６】分周回路の構成は、クロックを選択するた
めのデコーダ回路部、テスト動作と通常動作を切替える
ためのセレクタ部とカウントアップ機能の加算回路部と
Ｆ／Ｆ部とから概略構成される。制御信号ＣＯＮＴの本
数は分周回路のビット数により可変する。
めのデコーダ回路部、テスト動作と通常動作を切替える
ためのセレクタ部とカウントアップ機能の加算回路部と
Ｆ／Ｆ部とから概略構成される。制御信号ＣＯＮＴの本
数は分周回路のビット数により可変する。
【００１７】図７において通常動作時クロックＭＣＬＫ
３を使用する場合、制御信号ＣＯＮＴを１ＨＥＸに設定
し、テスト信号ＴＥＳＴに“１”を入力してテスト動作
状態にする。この設定により図６のデコーダ部２の部分
が有効になりクロックＭＣＬＫ１出力をクロックＭＣＬ
Ｋ３を出力するＦ／Ｆ段に取り込む。
３を使用する場合、制御信号ＣＯＮＴを１ＨＥＸに設定
し、テスト信号ＴＥＳＴに“１”を入力してテスト動作
状態にする。この設定により図６のデコーダ部２の部分
が有効になりクロックＭＣＬＫ１出力をクロックＭＣＬ
Ｋ３を出力するＦ／Ｆ段に取り込む。
【００１８】この設定で、クロックＭＣＬＫ１とクロッ
クＭＣＬＫ３のタイミング（SETUP/HOLD）関係は図７の
出力関係になる。
クＭＣＬＫ３のタイミング（SETUP/HOLD）関係は図７の
出力関係になる。
【００１９】図８の回路は、制御信号ＣＯＮＴ、テスト
信号ＴＥＳＴからなるデコーダ部、テスト動作に切り替
えるセレクタ部と加算回路部とＦ／Ｆ部とで概略構成さ
れる。この回路はテストモード時に、各フリップフロッ
プはトグル動作を行い、波形をシフトしたいフリップフ
ロップに対しリセットをクロックＭＣＬＫ１周期分挿入
する。これは、図１０のテスト動作に示される。
信号ＴＥＳＴからなるデコーダ部、テスト動作に切り替
えるセレクタ部と加算回路部とＦ／Ｆ部とで概略構成さ
れる。この回路はテストモード時に、各フリップフロッ
プはトグル動作を行い、波形をシフトしたいフリップフ
ロップに対しリセットをクロックＭＣＬＫ１周期分挿入
する。これは、図１０のテスト動作に示される。
【００２０】図９はテスト信号ＴＥＳＴ、加算回路部、
Ｆ／Ｆ部で構成されるカウンタ回路である。この回路は
テストモード時に、全フリップフロップをシフト動作さ
せることで波形を生成する図８の動作に関しては、ＴＥ
ＳＴ＝“１”で各Ｆ／Ｆはトグル動作を開始する。
Ｆ／Ｆ部で構成されるカウンタ回路である。この回路は
テストモード時に、全フリップフロップをシフト動作さ
せることで波形を生成する図８の動作に関しては、ＴＥ
ＳＴ＝“１”で各Ｆ／Ｆはトグル動作を開始する。
【００２１】次に、使用するクロックをクロックＭＣＬ
Ｋ２とクロックＭＣＬＫ３とすると、テスト信号
（“１”固定）と制御信号ＣＯＮＴによるデコード値に
よりクロックＭＣＬＫ２またはクロックＭＣＬＫ３を選
択する。
Ｋ２とクロックＭＣＬＫ３とすると、テスト信号
（“１”固定）と制御信号ＣＯＮＴによるデコード値に
よりクロックＭＣＬＫ２またはクロックＭＣＬＫ３を選
択する。
【００２２】デコード値の出力信号はＦ／Ｆのリセット
に接続されており、選択したクロックに対してリセット
をかけにいくことで、トグル動作のタイミングを仕様に
応じて自由に設定できる。クロックＭＣＬＫ２を選択し
たタイミングは図１０に示す。
に接続されており、選択したクロックに対してリセット
をかけにいくことで、トグル動作のタイミングを仕様に
応じて自由に設定できる。クロックＭＣＬＫ２を選択し
たタイミングは図１０に示す。
【００２３】図８は、図６のクロックＭＣＬＫ１に対し
て他のクロックを選択する方法とは異なり、どのクロッ
クでも選択可能な回路構成を成す。この回路例は２ビッ
ト選択に対応する。
て他のクロックを選択する方法とは異なり、どのクロッ
クでも選択可能な回路構成を成す。この回路例は２ビッ
ト選択に対応する。
【００２４】また、通常動作に影響が出ない様にデコー
ダ部出力のデコード値とテスト信号ＴＥＳＴのＡＮＤゲ
ートを各Ｆ／Ｆのリセットに入れリセットをインアクテ
ィブ状態にすることが最良である。
ダ部出力のデコード値とテスト信号ＴＥＳＴのＡＮＤゲ
ートを各Ｆ／Ｆのリセットに入れリセットをインアクテ
ィブ状態にすることが最良である。
【００２５】図９の動作は、もっとも簡単な回路構成と
なる。テスト動作時にＦ／Ｆがシフトレジスタ構成をと
り、１／２信号をシフトする事により図７と同等の波形
を形成する。ただし使用するクロックが選択出来ないた
め通常動作と同等のタイミング関係を得られない場合が
ある。
なる。テスト動作時にＦ／Ｆがシフトレジスタ構成をと
り、１／２信号をシフトする事により図７と同等の波形
を形成する。ただし使用するクロックが選択出来ないた
め通常動作と同等のタイミング関係を得られない場合が
ある。
【００２６】図１１に示すように分周回路通常動作がタ
イミング９のようにクロックＭＣＬＫ１の立ち下がりで
変化するものであれば、クロックＭＣＬＫ１に対する他
のクロックのタイミングはクロックＭＣＬＫ（１周期）
分シフトした位置にくれば正常なタイミングが検証でき
る。従ってテスト動作時、選択可能なクロックはタイミ
ング１０のクロックＭＣＬＫ２、クロックＭＣＬＫ４
（偶数ビット）のみであり、回路は単純だがこの様な制
限が出てくる。また、図１１のタイミング１１，１２に
示すように逆も同じことが言える。
イミング９のようにクロックＭＣＬＫ１の立ち下がりで
変化するものであれば、クロックＭＣＬＫ１に対する他
のクロックのタイミングはクロックＭＣＬＫ（１周期）
分シフトした位置にくれば正常なタイミングが検証でき
る。従ってテスト動作時、選択可能なクロックはタイミ
ング１０のクロックＭＣＬＫ２、クロックＭＣＬＫ４
（偶数ビット）のみであり、回路は単純だがこの様な制
限が出てくる。また、図１１のタイミング１１，１２に
示すように逆も同じことが言える。
【００２７】実施の形態に係る分周回路によるテスト容
易化方法及び分周回路は上記の如く構成されているの
で、以下に掲げる効果を奏する。テスト動作時と通常動
作時での遅延値が同じであるから、テスト動作で通常動
作と同様のタイミング検証を行える。
易化方法及び分周回路は上記の如く構成されているの
で、以下に掲げる効果を奏する。テスト動作時と通常動
作時での遅延値が同じであるから、テスト動作で通常動
作と同様のタイミング検証を行える。
【００２８】また、テストパタン作成時、タイミングを
確認するためにテスト動作から通常動作へ切り替えるこ
となくテスト可能なためノイズが発生する事も無い。
確認するためにテスト動作から通常動作へ切り替えるこ
となくテスト可能なためノイズが発生する事も無い。
【００２９】２分周と８分周の関係であれば３分の１程
度のサイクルでパタン生成可能であるので、テストパタ
ン数の短縮が可能である為、テスト時間が短くなる。
度のサイクルでパタン生成可能であるので、テストパタ
ン数の短縮が可能である為、テスト時間が短くなる。
【００３０】なお、必要なクロック位相によってテスト
回路構成は、上記に示す実施の形態に限定されず本発明
を実施する上で好適な数、位置、形状等にすることがで
きる。
回路構成は、上記に示す実施の形態に限定されず本発明
を実施する上で好適な数、位置、形状等にすることがで
きる。
【００３１】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。第１の効果は、テスト
動作で通常動作と同様のタイミング検証を行える。この
理由は、テスト動作時と通常動作時での遅延値が同じこ
とから言える。また、これによりテストパタン作成時、
タイミングを確認するためにテスト動作から通常動作へ
切り替えることなくテスト可能なためノイズが発生する
事も無い。
で、以下に掲げる効果を奏する。第１の効果は、テスト
動作で通常動作と同様のタイミング検証を行える。この
理由は、テスト動作時と通常動作時での遅延値が同じこ
とから言える。また、これによりテストパタン作成時、
タイミングを確認するためにテスト動作から通常動作へ
切り替えることなくテスト可能なためノイズが発生する
事も無い。
【００３２】第２の効果は、テストパタン数の短縮が可
能である為、テスト時間も短くなる。この理由は、２分
周と８分周の関係であれば３分の１程度のサイクルでパ
タン生成可能である。
能である為、テスト時間も短くなる。この理由は、２分
周と８分周の関係であれば３分の１程度のサイクルでパ
タン生成可能である。
【図１】本発明の実施の形態に係る分周回路の構成図で
ある。
ある。
【図２】図１におけるパス遅延を示す構成図である。
【図３】図１の一応用例を示す構成図である。
【図４】分周回路のタイミングを示す図である。
【図５】分周回路のタイミングを示す図である。
【図６】図１の一応用例を示す構成図である。
【図７】分周回路のタイミングを示す図である。
【図８】図１の一応用例を示す構成図である。
【図９】図１の一応用例を示す構成図である。
【図１０】分周回路のタイミングを示す図である。
【図１１】分周回路のタイミングを示す図である。
【図１２】従来技術の一例を示す回路構成図である。
【図１３】従来技術の一例を示す回路構成図である。
【図１４】図１３のタイミングを示す図である。
【図１５】従来技術の一例を示す回路構成図である。
ＣＯＮＴ 制御信号 ＤＯＵＴ データ出力 ＴＥＳＴ テスト信号 ＣＬＫ、ＣＬＫ１ クロック ＭＣＬＫ、ＭＣＬＫ１、ＭＣＬＫ２、ＭＣＬＫ３、ＭＣ
ＬＫ４ クロック ２−１、３−１，１２−１，１３−１ 組合せ回路
ＬＫ４ クロック ２−１、３−１，１２−１，１３−１ 組合せ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−303129（ＪＰ，Ａ) 特開 平９−211072（ＪＰ，Ａ) 特開 平10−145225（ＪＰ，Ａ) 特開 平10−93426（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 21/40
Claims (7)
- 【請求項１】 分周回路内にフリップフロップと組合わ
せ回路とを備え、 テスト動作時に、前記組合せ回路に入力される制御信号
と前記分周回路をテスト動作状態にするテスト信号とに
より、前記組合せ回路で、前記フリップフロップに入力
されるクロック信号を所望の分周比に選択して、前記フ
リップフロップは、入力された前記クロック信号に同期
した所望の分周比の分周出力信号を出力し、 該分周出力信号は、前記制御信号によるデコード値で選
択された前記クロック信号の周期を変更して前記分周回
路から出力されることでテスト時間を短縮してタイミン
グ検証を行うことを特徴とする分周回路によるテスト容
易化方法。 - 【請求項２】 前記組合せ回路で、前記テスト信号を有
効にし、 供給される前記クロック信号の１つを前記制御信号で選
択し、 選択された前記クロック信号の周期を短い周期に抑制し
て前記分周出力信号とし、 前記分周出力信号のタイミングを通常動作時のタイミン
グと等しくすることを特徴とする請求項１に記載の分周
回路によるテスト容易化方法。 - 【請求項３】 前記クロック信号の１つを前記制御信号
によって、デコーダ回路部で選択し、 加算回路部で、選択された前記クロック信号の周期を短
い周期に抑制し、 セレクタ部でテスト動作と通常動作とを切り替えること
を特徴とする請求項１又は２に記載の分周回路によるテ
スト容易化方法。 - 【請求項４】 前記分周回路内に、前記フリップフロッ
プは並列に配置され、前記分周出力信号を並列に出力す
ることを特徴とする請求項1乃至３のいずれかに記載の
テスト容易化方法。 - 【請求項５】 分周回路をテスト動作状態にするテスト
信号と制御信号とを入力し、テスト動作時に、前記制御
信号により、入力されたクロック信号を選択 し、該クロ
ック信号の周期を短い周期に抑制し、所望の分周比に選
択する組合せ回路と、 入力された前記クロック信号に同期した所望の分周比の
分周出力信号を出力するフリップフロップとを備え、 前記組合わせ回路は、テスト動作と通常動作とを切り替
え、 前記分周出力信号は、前記制御信号により選択された前
記クロック信号を短い周期に抑制され、前記分周回路か
ら出力されることでテスト時間を短縮してタイミング検
証を行うことを特徴とする分周回路。 - 【請求項６】 前記組合せ回路は、 前記テスト信号と前記制御信号とを入力し、該制御信号
によるデコード値で前記クロック信号を選択するデコー
ダ回路部と、 選択された前記クロック信号の周期を短い周期に抑制す
る加算回路部と、 テスト動作と通常動作とを切り替えるセレクタ部とを備
えることを特徴とする請求項５に記載の分周回路。 - 【請求項７】 前記フリップフロップは、前記分周回路
内に、並列に配置され、前記分周出力信号を並列に出力
することを特徴とする請求項５又は６に記載の分周回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280450A JP3043720B2 (ja) | 1998-09-17 | 1998-09-17 | 分周回路によるテスト容易化方法及び分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280450A JP3043720B2 (ja) | 1998-09-17 | 1998-09-17 | 分周回路によるテスト容易化方法及び分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101422A JP2000101422A (ja) | 2000-04-07 |
| JP3043720B2 true JP3043720B2 (ja) | 2000-05-22 |
Family
ID=17625239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10280450A Expired - Lifetime JP3043720B2 (ja) | 1998-09-17 | 1998-09-17 | 分周回路によるテスト容易化方法及び分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043720B2 (ja) |
-
1998
- 1998-09-17 JP JP10280450A patent/JP3043720B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000101422A (ja) | 2000-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6763489B2 (en) | Method for scan testing of digital circuit, digital circuit for use therewith and program product for incorporating test methodology into circuit description | |
| US6617893B1 (en) | Digital variable clock divider | |
| US7941720B2 (en) | Scan test circuit and scan test control method | |
| JP4806631B2 (ja) | タイミング発生器および半導体試験装置 | |
| JP2008122159A (ja) | 半導体集積回路 | |
| US7299392B2 (en) | Semiconductor integrated circuit device and method of design of semiconductor integrated circuit device | |
| US6998893B2 (en) | Circuit and method for inducing jitter to a signal | |
| CN101657731A (zh) | 测试装置及测试方法 | |
| JP3487533B2 (ja) | 逓倍回路及び半導体集積回路装置 | |
| JP2003307551A (ja) | 半導体集積回路および半導体集積回路の設計方法 | |
| US6798266B1 (en) | Universal clock generator using delay lock loop | |
| JPH01282481A (ja) | 分散形タイミング信号発生装置 | |
| KR100403639B1 (ko) | 파형발생장치 | |
| US7583460B2 (en) | Edge controlled fast data pattern generator | |
| JP3043720B2 (ja) | 分周回路によるテスト容易化方法及び分周回路 | |
| US20060155898A1 (en) | Data generator for generating data of arbitrary length | |
| JP4518377B2 (ja) | Ｄｌｌ回路 | |
| US10763870B1 (en) | Digital fractional clock synthesizer with period modulation | |
| JP2013072797A (ja) | 半導体テスト回路 | |
| JP3916512B2 (ja) | Ｐｌｌ内蔵回路の評価方法及びｐｌｌ内蔵回路の評価システム | |
| JP4526176B2 (ja) | Ｉｃ試験装置 | |
| JP2877433B2 (ja) | 波形生成回路 | |
| JP3908175B2 (ja) | 半導体集積回路およびその評価回路 | |
| JP3455303B2 (ja) | 半導体試験装置の試験パターン波形整形回路 | |
| JP3408482B2 (ja) | 集積回路テスターおよび集積回路試験方法 |