JP2005091108A

JP2005091108A - ジッタ発生器及び試験装置

Info

Publication number: JP2005091108A
Application number: JP2003323541A
Authority: JP
Inventors: Shuichi Inage; 秀一稲毛
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2005-04-07

Abstract

【課題】プログラマブルディレイデバイスを用いて入力信号に安定したジッタを印加できるジッタ発生器を提供する。
【解決手段】入力信号にジッタを印加するジッタ発生器であって、入力信号に印加されるべきジッタを示すデジタル制御信号を発生するジッタ印加制御部と、入力信号をそれぞれの遅延量により遅延させて出力する複数の遅延素子を有し、複数の遅延素子のうちの少なくとも１つの遅延素子をデジタル制御信号に基づいて順次選択しながら、入力信号を順次遅延させることにより、入力信号にジッタを印加する可変遅延部とを備える。
【選択図】図１

Description

本発明は、ジッタ発生器及び試験装置に関する。特に本発明は、プログラマブルディレイデバイスを用いて入力信号にジッタを印加するジッタ発生器、及びジッタが印加された試験信号を被試験デバイスに供給して、被試験デバイスのジッタ性能を試験する試験装置に関する。

従来、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）及びＤフリップフロップ回路を利用してジッタを発生するジッタ発生器が知られている。このジッタ発生器では、ＰＬＬによってクロック信号にジッタを印加し、ジッタが印加されたクロック信号に基づいて、Ｄフリップフロップ回路が入力信号を伝送することによって、入力信号にジッタを印加する。また、従来、バリキャップダイオード等の可変容量素子を利用してジッタを発生するジッタ発生器が知られている。このジッタ発生器では、可変容量素子に変調波を印加してＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）のカットオフ周波数を変化させ、入力信号の位相を変化させることによって、入力信号にジッタを印加する。なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

しかしながら、ＰＬＬ及びＤフリップフロップ回路を利用したジッタ発生器では、入力信号に同期したクロック信号の生成が必要であり、ＰＬＬを用いてクロック信号にジッタを印加するので、このクロック信号の周波数より高いジッタを印加することが困難であるという課題がある。また、可変容量素子を利用したジッタ発生器では、ＬＰＦの許容帯域より高い周波数の入力信号にジッタを印加することができず、さらに可変容量素子の容量変化は小さいので、入力信号に十分なジッタを印加するためには可変容量素子を多段に接続しなければならないという課題がある。

そこで本発明は、上記の課題を解決することができるジッタ発生器及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、入力信号にジッタを印加するジッタ発生器であって、入力信号に印加されるべきジッタを示すデジタル制御信号を発生するジッタ印加制御部と、入力信号をそれぞれの遅延量により遅延させて出力する複数の遅延素子を有し、複数の遅延素子のうちの少なくとも１つの遅延素子をデジタル制御信号に基づいて順次選択しながら、入力信号を順次遅延させることにより、入力信号にジッタを印加する可変遅延部とを備える。

可変遅延部は、直列に接続された複数の遅延素子毎に設けられ、遅延素子を通過した入力信号又は通過しなかった入力信号を選択する複数のセレクタを有し、複数のセレクタのセレクト信号としてのデジタル制御信号に基づいて、入力信号に複数の遅延素子のそれぞれを通過させるか迂回させるかを選択することにより、複数の遅延素子のうちの少なくとも１つの遅延素子を順次選択してもよい。

ジッタ印加制御部は、入力信号と同期したクロック信号を取得するクロック取得部を有し、クロック信号に基づいて、デジタル制御信号を発生して可変遅延部に供給してもよい。ジッタ印加制御部は、入力信号に基づいて入力信号と同期したクロック信号を生成するクロック生成部を有し、クロック信号に基づいて、デジタル制御信号を発生して可変遅延部に供給してもよい。

本発明の第２の形態によると、ジッタが印加された試験信号を被試験デバイスに供給して、被試験デバイスのジッタ性能を試験する試験装置であって、試験信号を発生するテストモジュールと、試験信号にジッタを印加するジッタ発生器とを備え、ジッタ発生器は、試験信号に印加されるべきジッタを示すデジタル制御信号を発生するジッタ印加制御部と、試験信号をそれぞれの遅延量により遅延させて出力する複数の遅延素子を有し、複数の遅延素子のうちの少なくとも１つの遅延素子をデジタル制御信号に基づいて順次選択しながら、試験信号を順次遅延させることにより、試験信号にジッタを印加する可変遅延部とを有する。

被試験デバイスが載置され、テストモジュールと被試験デバイスとを電気的に接続するパフォーマンスボードをさらに備え、可変遅延部は、パフォーマンスボード上に設けられてもよい。可変遅延部は、被試験デバイスが出力する出力信号を試験信号としてジッタを印加して、被試験デバイスに供給してもよい。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明によれば、プログラマブルディレイデバイスを用いて入力信号に安定したジッタを印加できるジッタ発生器、及び当該ジッタ発生器を用いて被試験デバイスのジッタ性能を精度よく試験できる試験装置を提供できる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係るジッタ発生器１００の構成の一例を示す。ジッタ発生器１００は、入力信号にジッタを印加するジッタ印加部１０２と、ジッタ印加部１０２によって印加されるべきジッタを示すデジタル制御信号を発生してジッタ印加部１０２に供給するジッタ印加制御部１０４とを備える。

ジッタ印加部１０２は、信号入力部１１０、可変遅延部１１２、及び信号出力部１１４を有する。信号入力部１１０は、入力信号を外部から入力して可変遅延部１１２に供給する。そして、可変遅延部１１２は、ジッタ印加制御部１０４から供給されたデジタル制御信号に基づいて、信号入力部１１０によって入力された入力信号を順次遅延させることにより、入力信号にジッタを印加する。そして、信号出力部１１４は、可変遅延部１１２によってジッタが印加された入力信号を外部に出力する。なお、ジッタ印加部１０２に入力される入力信号は、データ信号であってもよく、クロック信号であってもよい。

ジッタ印加制御部１０４は、ゲインコントローラ１２０、デジタル入力部１２２、アナログ入力部１２４、Ａ／Ｄ変換部１２６、サイン波発生部１２８、乱数データ発生部１３０、セレクタ１３２、クロック生成部１３４、外部クロック入力部１３６、内部クロック発生部１３８、及びセレクタ１４０を有する。なお、ジッタ印加制御部１０４は、例えば、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍａｂｌｅＧａｔｅＡｒｒａｙ）によって構成され、４線シリアルバスインターフェイスにより、設定レジスタを用いて各部の設定を行う。

外部クロック入力部１３６は、ジッタ印加部１０２に入力される入力信号に同期したクロック信号を外部から取得して、セレクタ１４０に供給する。具体的には、ジッタ印加部１０２に入力される入力信号がクロック信号である場合には、外部クロック入力部１３６は、ジッタ印加部１０２に入力されるクロック信号と同一のクロック信号を取得する。また、クロック生成部１３４は、例えばＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）であり、ジッタ印加部１０２に入力される入力信号に同期したクロック信号を生成して、セレクタ１４０に供給する。具体的には、ジッタ印加部１０２に入力される入力信号がデータ信号である場合には、クロック生成部１３４は、ジッタ印加部１０２に入力されるデータ信号に基づいて当該データ信号に同期したクロック信号を生成する。また、内部クロック発生部１３８は、例えば水晶発振器であり、ジッタ発生器１００の内部においてクロック信号を発生し、セレクタ１４０に供給する。セレクタ１４０は、クロック生成部１３４、外部クロック入力部１３６、又は内部クロック発生部１３８から供給されたクロック信号を選択し、Ａ／Ｄ変換部１２６、サイン波発生部１２８、及び乱数データ発生部１３０に供給して動作させる。即ち、ジッタ印加制御部１０４は、セレクタ１４０によって選択されたクロック信号に基づいてデジタル制御信号を発生する。

デジタル入力部１２２は、ユーザによって指定されたジッタを示すデジタルデータを取得してセレクタ１３２に供給する。また、アナログ入力部１２４は、ユーザによって指定されたジッタを示すアナログデータを取得し、ＬＰＦを介してＡ／Ｄ変換部１２６に供給する。そして、Ａ／Ｄ変換部１２６は、セレクタ１４０から供給されたクロック信号に基づいて、アナログ入力部１２４から供給されたアナログデータをデジタルデータに変換し、ＬＰＦを介してセレクタ１３２に供給する。また、サイン波発生部１２８は、サイン波データを発生してセレクタ１３２に供給する。例えば、サイン波発生部１２８は、サイン波データが格納されたサインＲＯＭを有し、サインＲＯＭからサイン波データを読み出すことにより、サイン波データを発生する。また、乱数データ発生部１３０は、乱数データを発生してセレクタ１３２に供給する。例えば、乱数データ発生部１３０は、ＰＲＢＳ（ＰｓｅｕｄｏＲａｎｄｏｍＢｉｔＳｅｑｕｅｎｃｅ）発生回路であり、擬似乱数ビット列データを発生する。

セレクタ１３２は、デジタル入力部１２２から供給されたデジタルデータ、アナログ入力部１２４からＡ／Ｄ変換部１２６を介して供給されたデジタルデータ、サイン波発生部１２８から供給されたサイン波データ、又は乱数データ発生部１３０から供給された乱数データを選択し、ゲインコントローラ１２０に供給する。具体的には、セレクタ１３２は、入力信号にサイン波ジッタを印加する場合にはサイン波発生部１２８から供給されたサイン波データを選択し、入力信号にランダムジッタを印加する場合には乱数データ発生部１３０から供給されたランダムデータを選択する。また、セレクタ１３２は、サイン波データと乱数データとが重畳されたデータをゲインコントローラ１２０に供給してもよい。また、ノイズが重畳されたサイン波等の複雑なジッタを印加する場合には、セレクタ１３２は、ユーザによって任意に生成され、デジタル入力部１２２又はアナログ入力部１２４から入力されたデータを選択してゲインコントローラ１２０に供給してもよい。

ゲインコントローラ１２０は、セレクタ１３２によって選択されて供給されたデータに基づいて、入力信号に印加されるべきジッタを示すデジタル制御信号を生成して可変遅延部１１２に供給する。また、ゲインコントローラ１２０は、可変遅延部１１２の温度特性等による遅延時間の微調整を行うためのアナログ制御信号を生成して可変遅延部１１２に供給してもよい。

図２は、可変遅延部１１２の構成の一例を示す。可変遅延部１１２は、直列に接続され、信号入力部１１０によって入力された入力信号をそれぞれの遅延量により遅延させて出力する複数の遅延素子２００と、複数の遅延素子２００毎に設けられ、遅延素子２００を通過した入力信号又は通過しなかった入力信号を選択する複数のセレクタ２０２とを有する。可変遅延部１１２は、複数のセレクタ２０２のセレクト信号としてのデジタル制御信号をゲインコントローラ１２０から取得する。そして、可変遅延部１１２は、デジタル制御信号に基づいて、入力信号に複数の遅延素子２００のそれぞれを通過させるか迂回させるかを選択することにより、複数の遅延素子２００のうちの少なくとも１つの遅延素子２００を順次選択する。そして、可変遅延部１１２は、少なくとも１つの遅延素子２００を順次選択しながら入力信号を順次遅延させることにより、入力信号にジッタを印加する。

以上のように、プログラマブルディレイの可変遅延部１１２を用いることにより、入力信号に対して様々な種類のジッタを容易に印加することができる。また、デジタル制御によって安定した制御が可能となり、ギガヘルツ以上の高周波数の入力信号に対しても安定してジッタを印加することができる。

図３は、ジッタ発生器１００を備える試験装置３００の構成の第１の例を示す。試験装置３００は、被試験デバイス（ＤＵＴ）３０４に供給する試験信号を発生する複数のテストモジュール３０８と、複数のテストモジュール３０８を保持するテストヘッド３０２と、被試験デバイス３０４が載置され、テストモジュール３０８と被試験デバイス３０４とを電気的に接続するパフォーマンスボード３０６と、テストモジュール３０８が発生した試験信号にジッタを印加するジッタ発生器１００とを備える。なお、試験信号は、図１及び図２における入力信号の一例である。

本例において、ジッタ発生器１００が有するジッタ印加部１０２及びジッタ印加制御部１０４は、パフォーマンスボード３０６上に設けられる。ジッタ印加部１０２は、テストモジュール３０８が発生した試験信号にジッタを印加して被試験デバイス３０４に供給する。このとき、ジッタ印加制御部１０４は、試験信号に同期したクロック信号をテストモジュール３０８から取得し、当該クロック信号に基づいてデジタル制御信号を発生してジッタ印加部１０２に供給する。そして、テストモジュール３０８は、被試験デバイス３０４に供給された試験信号に対して被試験デバイス３０４が出力した出力信号を受け取る。そして、例えばオシロスコープ等により、出力信号が評価され被試験デバイス３０４のジッタ性能が試験される。本例の試験装置３００によれば、ジッタ発生器１００がパフォーマンスボード３０６上に設けられ、被試験デバイス３０４の近傍において試験信号にジッタを印加することができるので、被試験デバイス３０４に所望のジッタが適切に印加された試験信号を供給することができる。

図４は、ジッタ発生器１００を備える試験装置３００の構成の第２の例を示す。第２の例に係る試験装置３００が備える各構成要素は、第１の例に係る試験装置３００が備える各構成要素と同一の機能を有するので説明を一部省略する。

本例において、ジッタ発生器１００が有するジッタ印加部１０２及びジッタ印加制御部１０４は、テストモジュール３０８とともにテストヘッド３０２の内部に保持される。ジッタ印加部１０２は、テストモジュール３０８が発生した試験信号にジッタを印加して被試験デバイス３０４に供給する。このとき、ジッタ印加制御部１０４は、試験信号に同期したクロック信号をテストモジュール３０８から取得し、当該クロック信号に基づいてデジタル制御信号を発生してジッタ印加部１０２に供給する。

図５は、ジッタ発生器１００を備える試験装置３００の構成の第３の例を示す。第２の例に係る試験装置３００が備える各構成要素は、第１の例に係る試験装置３００が備える各構成要素と同一の機能を有するので説明を一部省略する。

本例において、ジッタ発生器１００が有するジッタ印加部１０２は、パフォーマンスボード３０６上に設けられ、ジッタ発生器１００が有するジッタ印加制御部１０４は、テストモジュール３０８とともにテストモジュール３０８の内部に保持される。ジッタ印加部１０２は、テストモジュール３０８が発生し、パフォーマンスボード３０６を介して取得した試験信号に、ジッタを印加して被試験デバイス３０４に供給する。このとき、ジッタ印加制御部１０４は、試験信号に同期したクロック信号をテストモジュール３０８から取得し、当該クロック信号に基づいてデジタル制御信号を発生して、パフォーマンスボード３０６を介してジッタ印加部１０２に供給する。本例の試験装置３００によれば、ジッタ印加部１０２がパフォーマンスボード３０６上に設けられ、被試験デバイス３０４の近傍において試験信号にジッタを印加することができるので、被試験デバイス３０４に所望のジッタが適切に印加された試験信号を供給することができる。

図６は、ジッタ発生器１００を備える試験装置３００の構成の第４の例を示す。第３の例に係る試験装置３００が備える各構成要素は、第１の例に係る試験装置３００が備える各構成要素と同一の機能を有するので説明を一部省略する。

本例において、ジッタ発生器１００が有するジッタ印加部１０２は、パフォーマンスボード３０６上に設けられ、ジッタ発生器１００が有するジッタ印加制御部１０４は、テストモジュール３０８とともにテストモジュール３０８の内部に保持される。ジッタ印加部１０２は、被試験デバイス３０４が出力する出力信号を試験信号として、ジッタを印加して被試験デバイス３０４に供給する。このとき、ジッタ印加制御部１０４は、被試験デバイス３０４が出力信号に同期したクロック信号を出力する場合には、ジッタ印加部１０２を介して被試験デバイス３０４からクロック信号を取得し、当該クロック信号に基づいてデジタル制御信号を発生して、パフォーマンスボード３０６を介してジッタ印加部１０２に供給する。また、ジッタ印加制御部１０４は、被試験デバイス３０４が出力信号に同期したクロック信号を出力しない場合には、ジッタ印加部１０２を介して被試験デバイス３０４から出力信号を取得し、クロック生成部１３４において出力信号に同期したクロック信号を生成して、当該クロック信号に基づいてデジタル制御信号を発生して、パフォーマンスボード３０６を介してジッタ印加部１０２に供給する。本例の試験装置３００によれば、ジッタ印加部１０２がパフォーマンスボード３０６上に設けられ、被試験デバイス３０４の近傍において被試験デバイス３０４の出力信号にジッタを印加して、被試験デバイス３０４に折り返すことができるので、ループバック試験により被試験デバイス３０４のジッタ性能を試験することができる。

図３、図４、図５、及び図６においては、試験装置３００でジッタ発生器１００を利用する例を説明したが、ジッタ発生器１００は、デバイス内部で用いるＩＰコアとして応用することができる。例えば、ジッタ発生器１００を通信デバイスに内蔵させ、自己診断（ＢＩＳＴ）機能により、通信デバイスのジッタ性能の診断を行ってもよい。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

ジッタ発生器１００の構成の一例を示す図である。可変遅延部１１２の構成の一例を示す図である。試験装置３００の構成の第１の例を示す図である。試験装置３００の構成の第２の例を示す図である。試験装置３００の構成の第３の例を示す図である。試験装置３００の構成の第４の例を示す図である。

符号の説明

１００ジッタ発生器
１０２ジッタ印加部
１０４ジッタ印加制御部
１１０信号入力部
１１２可変遅延部
１１４信号出力部
１２０ゲインコントローラ
１２２デジタル入力部
１２４アナログ入力部
１２６Ａ／Ｄ変換部
１２８サイン波発生部
１３０乱数データ発生部
１３２セレクタ
１３４クロック生成部
１３６外部クロック入力部
１３８内部クロック発生部
１４０セレクタ
２００遅延素子
２０２セレクタ
３００試験装置
３０２テストヘッド
３０４被試験デバイス
３０６パフォーマンスボード
３０８テストモジュール

Claims

入力信号にジッタを印加するジッタ発生器であって、
前記入力信号に印加されるべき前記ジッタを示すデジタル制御信号を発生するジッタ印加制御部と、
前記入力信号をそれぞれの遅延量により遅延させて出力する複数の遅延素子を有し、前記複数の遅延素子のうちの少なくとも１つの遅延素子を前記デジタル制御信号に基づいて順次選択しながら、前記入力信号を順次遅延させることにより、前記入力信号に前記ジッタを印加する可変遅延部と
を備えるジッタ発生器。
前記可変遅延部は、直列に接続された前記複数の遅延素子毎に設けられ、前記遅延素子を通過した前記入力信号又は通過しなかった前記入力信号を選択する複数のセレクタを有し、前記複数のセレクタのセレクト信号としての前記デジタル制御信号に基づいて、前記入力信号に前記複数の遅延素子のそれぞれを通過させるか迂回させるかを選択することにより、前記複数の遅延素子のうちの少なくとも１つの遅延素子を順次選択する請求項１に記載のジッタ発生器。
前記ジッタ印加制御部は、前記入力信号と同期したクロック信号を取得するクロック取得部を有し、前記クロック信号に基づいて、前記デジタル制御信号を発生して前記可変遅延部に供給する請求項１に記載のジッタ発生器。
前記ジッタ印加制御部は、前記入力信号に基づいて前記入力信号と同期したクロック信号を生成するクロック生成部を有し、前記クロック信号に基づいて、前記デジタル制御信号を発生して前記可変遅延部に供給する請求項１に記載のジッタ発生器。
ジッタが印加された試験信号を被試験デバイスに供給して、前記被試験デバイスのジッタ性能を試験する試験装置であって、
前記試験信号を発生するテストモジュールと、
前記試験信号に前記ジッタを印加するジッタ発生器と
を備え、
前記ジッタ発生器は、
前記試験信号に印加されるべき前記ジッタを示すデジタル制御信号を発生するジッタ印加制御部と、
前記試験信号をそれぞれの遅延量により遅延させて出力する複数の遅延素子を有し、前記複数の遅延素子のうちの少なくとも１つの遅延素子を前記デジタル制御信号に基づいて順次選択しながら、前記試験信号を順次遅延させることにより、前記試験信号に前記ジッタを印加する可変遅延部と
を有する試験装置。
前記被試験デバイスが載置され、前記テストモジュールと前記被試験デバイスとを電気的に接続するパフォーマンスボードをさらに備え、
前記可変遅延部は、前記パフォーマンスボード上に設けられる請求項５に記載の試験装置。
前記可変遅延部は、前記被試験デバイスが出力する出力信号を前記試験信号として前記ジッタを印加して、前記被試験デバイスに供給する請求項６に記載の試験装置。