JP2018074589A

JP2018074589A - デジタル・アナログ変換装置、複数のデジタル・アナログ・コンバータの同期方法及び位相検出回路の校正方法

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Publication number: JP2018074589A
Application number: JP2017211184A
Authority: JP
Inventors: ブランドン・ゼット・フライ; Z Fry Brandon; ブレット・トレバー; Trevor Brett
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 2016-10-31
Filing date: 2017-10-31
Publication date: 2018-05-10
Anticipated expiration: 2037-10-31
Also published as: EP3316485A1; US9847787B1; CN108023591B; CN108023591A; JP7090413B2

Abstract

【課題】位相検出回路を再設計することなく、ＤＡＣチャンネルを追加できるようにする。【解決手段】複数のデジタル・アナログ・コンバータ（ＤＡＣ）３８の夫々のために、ＤＡＣクロックの位相を調整できるＤＡＣクロック・モジュレータ３４と、システム基準クロックの位相を調整できるシステム基準クロックＩＱモジュレータ３６と、位相検出回路３２とがある。位相検出回路３２は、ＤＡＣクロックと、システム基準クロックの位相を監視して、複数のＤＡＣクロックの位相をシステム基準クロックの位相にアライメントする。各ＤＡＣ３８に位相検出回路３２があるので、ＤＡＣを追加しても、位相検出回路３２を再設計する必要がない。【選択図】図２

Description

本発明は、デジタル・アナログ・コンバータに関し、特に、装置中の複数のデジタル・アナログ・コンバータを同期して利用できる装置及び同期方法と、その位相検出の校正方法に関する。

デジタル・アナログ・コンバータ（ＤＡＣ）には、試験測定装置や波形生成装置といった多くの応用例があり、時に、試験測定装置中で使用されることもある。装置中の全てのＤＡＣは、全てのＤＡＣクロック間の関係を測定する共通の位相検出ハードウェアを用いて同期される。これらクロックは、全てが揃（アライン）し、ＤＡＣの出力信号がデスキューされるまでシフトされる。

特表２００２−５２６９６４号公報

「トリガ入門（第３版）」、文書番号５５Z-１７２９１-３で検索、特に第１０頁「セットアップ／ホールド・トリガ」の説明、テクトロニクス、２０１０年６月発行、［online］、［２０１７年１０月３日検索］、インターネット<http://jp.tek.com/>

この同期方法では、各ＤＡＣモジュールは、共通の位相検出回路への接続が必要となるために問題が生じる。これによれば、余分なルートによるトレースが必要となり、柔軟性が少なく、再利用がし難い。例えば、もしシステムの設計者が追加のチャンネルを希望した場合には、追加チャンネル用の追加のＤＡＣを収容するのに、位相検出回路を変更しなければならなくなる。

本発明の実施形態としては、少なくとも２つのデジタル・アナログ・コンバータを有する装置があり、各デジタル・アナログ・コンバータが、デジタル・アナログ・コンバータ・クロック・モジュレータと、システム基準クロック・モジュレータと、クロック及びシステム基準クロックの位相を観測（Track：追跡）する位相検出回路とを有している。

本発明の別の実施形態としては、位相検出回路を校正する方法があり、パルス波形を供給する処理と、デジタル・アナログ・コンバータ・クロックの位相を内部のシステム基準クロックの位相に揃える処理と、変調されたシステム基準クロックの位相を変調分周デジタル・アナログ・コンバータ・クロックの位相と揃える処理と、変調されたシステム基準クロックの揃えた位相を校正値として記憶する処理と、複数のデジタル・アナログ・コンバータを同期して複数のデジタル・アナログ・コンバータの位相を所望位相の中央に調整する処理と、複数のデジタル・アナログ・コンバータの揃えた位相を校正値として記憶する処理とを具えている。

図１は、共通位相検出回路を有する２チャンネル・システムの従来の例のブロック図である。図２は、独立したデジタル・アナログ・コンバータ同期回路を有する本発明によるシステムの実施形態のブロック図である。図３は、複数のデジタル・アナログ・コンバータを同期させる本発明による方法のフローチャートを示す。図４は、同期処理におけるパルス波形のタイミング図である。図５は、本発明による位相検出回路を校正する方法の実施形態のフローチャートである。

図１は、複数のデジタル・アナログ・コンバータ（ＤＡＣ）と集中型位相検出回路の典型的な構成の従来例を示す。図示の例には、２つのＤＡＣ、ＤＡＣ−Ａ１８及びＤＡＣ−Ｂがある。この説明では、ＤＡＣ−Ａ１８だけにフォーカスし、同じ説明がＤＡＣ−Ｂに当てはまると理解されたい。各ＤＡＣは、システム・クロックを生成するクロック・モジュール１０へ接続されている。システム・クロックは、ＤＡＣクロックを生成する各ＤＡＣ用のＩＱモジュレータへ供給される。

ＩＱモジュレータ１４は、ＤＡＣクロックの同相（Ｉ）及び直交位相（Ｑ）を変調し、所望の位相に従って回転させる。用語「回転」が使用されるのは、ＩＱ信号は、典型的には、回転軸上でプロットされるからであるが、これら信号の位相の遅延又はシフトとも考えることができる。図１のシステムでは、位相検出回路１２は、ＤＡＣ−Ａ１８のようなＤＡＣの夫々から、分周回路１６で分周されたＤＡＣクロックを受ける。次いで、位相検出回路１２は、全てのＤＡＣクロック間の関係を測定する。位相検出回路１２の電圧は、既知の校正値と比較される。測定された電圧が、この校正値と等しい場合には、これらＤＡＣクロックは揃って（align：アラインされて）おり、それらの出力信号はデスキューされている。

この電圧校正値は、開始ポイントとして利用される。同期処理では、位相検出回路が所望電圧に達するように、ＩＱモジュレータによってＤＡＣクロックを「回転」、つまり、シフトし、これによって、ＤＡＣクロックを所望の位相へと精密に調整する。なお、位相検出回路の電圧は、電圧校正値と必ずしも一致しないこともある。また、ＤＡＣは、この例では、変換を受けるオリジナルのデジタル信号を生成するＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）２０に取り付けられている。

この同期方法は、位相検出回路の校正に依存している。位相検出回路を校正するのには、試験波形を生成し、オシロスコープのような試験装置で各ＤＡＣの出力信号を測定する。これら出力信号は、デスキューされる。出力信号中に遅延が存在することがあるが、これは、他の信号と比較して遅延する信号があることを意味する。デスキュー処理では、典型的には、速い信号を遅らせることによって、全ての信号を同期させる。これは、複数の信号のアライメント（整列）処理と呼ぶこともできる。全ての信号が揃ったら（整列したら）、位相検出回路の電圧が測定されて、メモリに記憶される。これら測定された電圧値が、上述の校正値となる。

複数のＤＡＣクロックについて、単一の位相検出回路を用いることによる問題は、余分な配線経路に加えて、柔軟性がないことである。もし別のチャンネルを加えようとした場合、新たなＤＡＣが必要となるが、その新しいチャンネルを収容するのに、位相検出回路を設計し直さなければならない。更に、ＤＡＣから位相検出回路へと戻る接続によって、余分な配線が必要となり、回路の配置を複雑なものにする。

従来の図１とは対照的に、図２は、独立な同期回路を有する複数ＤＡＣのセットの実施形態を示し、回路配置の柔軟性が向上し、配線経路をよりシンプルにできる。図１の共通の位相検出回路はなくなり、代わりに、位相検出回路３２のような各ＤＡＣ夫々用に独立で小型化した位相検出回路を利用する。図１のように、特定の位相検出回路について、チャンネルの個数、よって、ＤＡＣの個数が固定であるのとは異なり、この構成では、同期のための回路を再設計することなく、複数のＤＡＣを追加できる。

確実に同期するために、同じクロック信号源から切り離されても、全てのデバイスが動作することが重要である。クロック・モジュール３０は、２つのクロックを生成する。１つは、共通のＤＡＣクロックであり、内部的なシステム基準クロック（ＳＹＳＲＥＦ）である。システム基準クロックＳＹＳＲＥＦは、クロック・モジュール３０内部でＤＡＣクロックを分周することによって生成される。クロック・モジュール３０内には、複数の分周回路があり、これらは、ＤＡＣクロックを分周して、以下で内部システム基準クロック（内部ＳＹＳＲＥＦ）と呼ぶものを生成する。ＤＡＣクロックＩＱモジュレータ３４に接続された分周回路３３は、変調されたＤＡＣクロックを分周するのに利用されるので、変調及び分周されたＤＡＣクロックを、システム基準クロックＳＹＳＲＥＦに対して正確に比較できる。ＤＡＣクロックＩＱモジュレータ３４のようなＤＡＣクロックＩＱモジュレータと、システム基準クロックＩＱモジュレータ３６は、夫々ＤＡＣクロックとシステム基準クロックを回転することによって（本願では、回転されたものを、夫々、変調ＤＡＣクロック及び変調システム基準クロックと呼ぶ）、これらが確実にアライメントするようにする。変調ＤＡＣクロック及び変調システム基準クロックは、夫々ＤＡＣとＦＰＧＡへと送られる。位相検出回路３２のような位相検出回路は、これら２つのクロック間の関係をモニタし、システム基準クロックについて、セットアップ時間及びホールド時間を有効に満たすようにする。

セットアップ時間は、クロックで取り込みたいデータを有効にしておくべき、クロックの立ち上がりエッジ以前の最小時間である。同様に、ホールド時間は、クロックで取り込みたいデータを有効にしておくべき、クロックの立ち上がりエッジ以後の最小時間である。データ出力を有効にするために、システムが動作しているアプリケーション又は規格に必要とされるセットアップ時間及びホールド時間を満たす必要がある。

複数の独立した位相検出回路を利用することで、同期処理は、図１の回路とは、異なって動作する。図３は、その処理のフローチャートを示し、図４は、代表的なタイミング図を示す。ステップ４０では、ＤＡＣの位相校正値が、ＤＡＣクロックＩＱモジュレータに設定される。後述のように、ＤＡＣ位相校正値は、校正中に設定されても良い。

同様に、同期処理では、ステップ４２において、システム基準クロック（ＳＹＳＲＥＦ）位相校正値を、システム基準クロックＩＱモジュレータに設定する。図４を参照すると、ＤＡＣクロック（DAC CLK）、システム基準クロック（ＳＹＳＲＥＦ）並びに２つの分周ＤＡＣクロックＤＩＶ１及びＤＩＶ２を示している。複数のＤＡＣは、互いに同じ位相関係でないこともあるが、これれらのクロックの立ち上がりエッジは、システム基準クロックと同期している。複数のクロック間のチャンネル間スキューは、ＤＡＣ内の内部分周回路が、ランダムな位相で開始するので、典型的には、互いに４ＤＡＣクロック・サイクル内に落ち着くであろう。

これらＤＡＣクロックは、同じ関係となるようシフトされる。これは、全てのＤＡＣクロックが同じ開始ポイントを持っているかのように思えるであろう。従来は、例えば、全てのＤＡＣクロックが、特定の時点で立ち上がりエッジを持っていたかもしれないが、しかし、これらＤＡＣのいくつかは、その時点がｔ＝２で、他のＤＡＣでは、その時点がｔ＝０ということも有り得たのである。本発明では、これらＤＡＣクロックを、システム基準クロックに対して同じ位相関係となるようにシフトすることで、これらＤＡＣクロックを同じ時点に追い込むことになる。これにより、全てのＤＡＣを同期させる。これは、図４の下側の図で示されている。

ステップ４４では、ＤＡＣクロックを回転して、ＤＡＣ分周回路の位相を調整することによって、ＤＡＣクロックとシステム基準クロック間の位相関係を補正する。上述のように、各チャンネルの位相検出回路は、２つのクロック間の関係をモニタし、所望のセットアップ時間及びホールド時間を確実に維持するようにする。上述の同期処理によれば、複数のデジタル信号生成回路（この実施形態では、複数のＦＰＧＡ）が、データの同期が保証された状態で、開始コマンドを同時に出すことが可能になる。

個々の位相検出回路は、校正が必要である。この校正処理では、クロック間の正しい位相関係に関連する位相検出回路の電圧範囲を探し出す。１つの実施形態では、システム基準クロック（SYSREF）を、ＤＡＣクロックを３２分の１に分周したものとし、これによって、３２個の電圧範囲を潜在的に有効な領域と考えることにしても良い。次いで、これら有効領域は、図５の校正処理中に参照するために、メモリに記憶される。

図５は、位相検出回路を校正する方法の１つの実施形態のフローチャートを示す。この処理は、典型的には、同期した複数ＤＡＣを利用する装置を出荷する前に、工場において行われる。ステップ５０では、パルス波形を再生し、オシロスコープのような試験装置の一部がＤＡＣの出力信号を試験するのに利用される。システム基準クロックを３２分の１に分周する実施形態では、パルス波形は、１ＤＡＣクロック・サイクルの幅を有し、全体の長さは６４個のサンプルよりも長いものが再生される。

ステップ５２では、ＤＡＣクロックの位相が、クロック・モジュール内の内部システム基準クロックの位相とアライメントされる。次に、ステップ５４では、システム基準クロックＩＱモジュレータから出力される変調システム基準クロックを、ＤＡＣクロックＩＱモジュレータ３４から分周回路３３を介して得られる変調分周ＤＡＣクロックとアライメントする。次いで、ステップ５６では、システム基準クロック（SYSREF）の位相にアライメントされたところで、システム基準クロックの位相を校正値として記憶する。ステップ５８では、複数のＤＡＣが同期されて、所望の位相の中央に調整される。次いで、この調整後のＤＡＣクロックの位相値が、複数ＤＡＣクロックに関する校正値として記憶され、必要に応じて、繰り返される。

このように、本発明によれば、複数ＤＡＣを同期する一層柔軟な構造を実現できる。夫々が独自の位相検出回路を有するモジュール化を進めた独立型ＤＡＣチャンネルによって、位相検出回路を再設計することなく、更なるＤＡＣチャンネルの追加が可能になる。各ＤＡＣから集中型位相検出回路への信号配線をなくすことで、配線がシンプルになり、回路の複雑化を低減できる。

本願に開示される本発明の例示的な実施例を以下に示す。本発明の実施形態は、以下に記載される実施例の任意の１つ以上、及び任意の組み合わせが有り得る。

実施例１としては、装置があり、
少なくとも２つのデジタル・アナログ・コンバータを具え、
上記デジタル・アナログ・コンバータの夫々が、
デジタル・アナログ・コンバータ・クロック・モジュレータと、
システム基準クロック・モジュレータと、
クロック及びシステム基準クロックの位相を監視する位相検出回路とを有している。

実施例２としては、実施例１の装置があり、上記デジタル・アナログ・コンバータの夫々が、クロック分周回路を更に有している。

実施例３としては、実施例１の装置があり、デジタル・アナログ・コンバータ・クロックを生成する中央クロック・モジュールを更に具えている。

実施例４としては、実施例１の装置があり、システム基準クロックを生成する中央クロック・モジュールを更に具えている。

実施例５としては、実施例１の装置があり、上記デジタル・アナログ・コンバータの夫々が、デジタル信号を生成するデバイスに接続されている。

実施例６としては、装置中の複数のデジタル・アナログ・コンバータを同期させる方法があり、
デジタル・アナログ・コンバータ・クロックの位相を位相校正値に設定する処理と、
システム基準クロックをシステム基準クロック校正値に設定する処理と、
上記デジタル・アナログ・コンバータ・クロックの位相を回転させることで、上記デジタル・アナログ・コンバータ・クロックと上記システム基準クロック間の位相関係を調整する処理と
を具えている。

実施例７としては、実施例６の方法があり、上記デジタル・アナログ・コンバータに接続された任意のデバイスに開始コマンドを同時に発行する処理を更に具えている。

実施例８としては、実施例６の方法があり、上記デジタル・アナログ・コンバータ・クロックを分周することによって、上記システム基準クロックを生成する処理を更に具えている。

実施例９としては、実施例６の方法があり、上記システム基準クロック及び上記デジタル・アナログ・コンバータ・クロックの関係をセットアップ時間及びホールド時間の条件に関して監視する処理を更に具えている。

実施例１０としては、位相検出回路を校正する方法があり、
パルス波形を供給する処理と、
デジタル・アナログ・コンバータ・クロックの位相を、内部システム基準クロックの位相にアライメントする処理と、
変調システム基準クロックの位相を変調分周デジタル・アナログ・コンバータ・クロックの位相とアライメントする処理と、
上記変調システム基準クロックのアライメントされた位相を校正値として記憶する処理と、
複数のデジタル・アナログ・コンバータを同期して、上記デジタル・アナログ・コンバータの位相を所望位相の中央値に調整する処理と、
上記デジタル・アナログ・コンバータのアライメントされた上記位相を校正値として記憶する処理と
を具えている。

実施例１１としては、実施例１０の方法があり、上記位相検出回路の校正処理は、必要に応じて繰り返される。

説明の都合上、本発明の特定の実施形態を説明してきたが、本発明の趣旨及び範囲から逸脱することなく様々な変更を行うことができることが理解されるであろう。

３０クロック・モジュール
３２位相検出回路
３４ＤＡＣクロックＩＱモジュレータ
３６システム基準クロックＩＱモジュレータ
３８デジタル・アナログ・コンバータ（ＤＡＣ）
４０ＦＰＧＡ

Claims

少なくとも２つのデジタル・アナログ・コンバータを具え、
上記デジタル・アナログ・コンバータの夫々が、
デジタル・アナログ・コンバータ・クロック・モジュレータと、
システム基準クロック・モジュレータと、
クロック及びシステム基準クロックの位相を監視する位相検出回路と
を有するデジタル・アナログ変換装置。
上記デジタル・アナログ・コンバータの夫々が、クロック分周回路を更に有する請求項１のデジタル・アナログ変換装置。
デジタル・アナログ・コンバータ・クロックを生成する中央クロック・モジュールを更に具える請求項１又は２のデジタル・アナログ変換装置。
システム基準クロックを生成する中央クロック・モジュールを更に具える請求項１又は２のデジタル・アナログ変換装置。
デジタル・アナログ・コンバータ・クロックの位相を位相校正値に設定する処理と、
システム基準クロックをシステム基準クロック校正値に設定する処理と、
上記デジタル・アナログ・コンバータ・クロックの位相を回転させることで、上記デジタル・アナログ・コンバータ・クロックと上記システム基準クロック間の位相関係を調整する処理と
を具える複数のデジタル・アナログ・コンバータの同期方法。
上記デジタル・アナログ・コンバータ・クロックを分周することによって、上記システム基準クロックを生成する処理を更に具える請求項５の複数のデジタル・アナログ・コンバータの同期方法。
パルス波形を供給する処理と、
デジタル・アナログ・コンバータ・クロックの位相を、内部システム基準クロックの位相にアライメントする処理と、
変調システム基準クロックの位相を変調分周デジタル・アナログ・コンバータ・クロックの位相とアライメントする処理と、
上記変調システム基準クロックのアライメントされた位相を校正値として記憶する処理と、
複数のデジタル・アナログ・コンバータを同期して、上記デジタル・アナログ・コンバータの位相を所望位相の中央値に調整する処理と、
上記デジタル・アナログ・コンバータのアライメントされた上記位相を校正値として記憶する処理と
を具える位相検出回路の校正方法。